基于FPGA的DDS跳頻系統(tǒng)設(shè)計(jì)

郭明昊

摘 要：跳頻通信具有良好的抗干擾、抗多徑衰落、抗截獲等能力和同步迅速等特點(diǎn)，廣泛應(yīng)用于軍事、交通、商業(yè)等各個(gè)領(lǐng)域。跳頻系統(tǒng)通過(guò)偽隨機(jī)碼對(duì)待傳輸信號(hào)進(jìn)行頻譜擴(kuò)展。頻率合成器是跳頻系統(tǒng)的關(guān)鍵，直接影響到產(chǎn)生頻率的準(zhǔn)確度和跳頻信號(hào)的穩(wěn)定性，在跳頻頻率合成器中，直接數(shù)字式頻率合成器（Direct Digital Synthesizer DDS）使用最為廣泛。DDS具有簡(jiǎn)單可靠、控制方便、高分辨率和高轉(zhuǎn)換速度的特點(diǎn)，非常適合跳頻通信的要求。

關(guān)鍵詞：FPGA;DDS;跳頻

1、引言

最初的無(wú)線電通信采用單頻通信方式，即載波為固定頻率的信號(hào)源，只能在特定頻率下進(jìn)行通信。軍事上常用的電子偵察手段、無(wú)線電干擾和反輻射攻擊等方式可以很容易對(duì)信號(hào)進(jìn)行干擾，嚴(yán)重影響通信質(zhì)量。因此，目前迫切需要一種新的通信方式來(lái)對(duì)抗干擾或跟蹤，跳頻技術(shù)憑借其強(qiáng)大的抗干擾能力引起廣泛重視，跳頻通信在通信時(shí)使頻率進(jìn)行不間斷的、隨機(jī)的跳變，增強(qiáng)抗干擾、防跟蹤能力，這也是現(xiàn)代軍事無(wú)線通信抗干擾常用的方式之一。

2、直接數(shù)字式頻率合成器設(shè)計(jì)

2.1、DDS概述

DDS是一種把一系列數(shù)字信號(hào)通過(guò)DAC轉(zhuǎn)換成模擬信號(hào)的合成技術(shù)。利用硬件電路代替計(jì)算機(jī)軟件運(yùn)算過(guò)程，即利用高速存儲(chǔ)器做查詢表，這是目前使用最廣泛的一種直接數(shù)字頻率合成方法。

2.2、DDS基本原理

首先，為了統(tǒng)一表述，本文設(shè)系統(tǒng)頻率（FPGA系統(tǒng)時(shí)鐘速率）為fclk ，DDS期望輸出頻率為fd ，DDS實(shí)際輸出頻率為fout 。設(shè)DDS的相位累加器位寬為n，頻率控制字為k，相位控制字為POFF，相位累加器輸出值為P。由于相位累加器為2進(jìn)制數(shù)，將其代表的歸一化弧度制角度設(shè)為θ（p） ，單位為rad。設(shè)相位增量為△θ ，頻率分辨率為△f 。它們所代表的含義，將會(huì)逐一在本節(jié)中介紹。

我們都知道數(shù)控振蕩器信號(hào)一般為正（余）弦波，表達(dá)式為：

在初始相移θ0 一定的情況下，函數(shù)相位是時(shí)間的線性函數(shù)

所以在足夠小的時(shí)間間隔△t 中，信號(hào)的相位增量與頻率函數(shù)關(guān)系如下：

可以推出：

在DDS中，△t 其實(shí)就是采樣周期，故 的倒數(shù)可以表示為fclk 。每個(gè)時(shí)鐘周期相位累加器的輸出增量為k，對(duì)應(yīng)相位增量? ? ? ? ? ? ? ? ? ? ? ? ? ?，k越大時(shí)，相位變化越快，意味著DDS的輸出頻率越高。理論上輸出頻率fout 的定義如式（5）所示，頻率分辨率則如式（7）所示，與系統(tǒng)頻率fclk 和相位累加器位寬n都有關(guān)。

DDS輸出頻率：

當(dāng)系統(tǒng)頻率和相位累加器位寬已知時(shí)，可推算出k輸入值：

頻率分辨率：

3、基于DDS的跳頻系統(tǒng)設(shè)計(jì)

整個(gè)系統(tǒng)由兩個(gè)部分組成，邏輯地址控制模塊和 DDS 模塊。邏輯地址控制單元用來(lái)產(chǎn)生不同的頻率控制字，改變相位累加器的累加值。DDS 單元包括相位累加器和 ROM 查詢表。

3.1邏輯控制模塊

在本設(shè)計(jì)中，邏輯地址控制模塊由一個(gè)6級(jí)移位寄存器和6位存儲(chǔ)器構(gòu)成。系統(tǒng)時(shí)鐘clk 經(jīng)過(guò)分頻后得到時(shí)鐘clk_out ，作為邏輯地址控制模塊的驅(qū)動(dòng)時(shí)鐘。當(dāng)時(shí)鐘clk_out 上升沿到來(lái)時(shí)，r（1：5）=r（0：4） 。這樣移位寄存器中的狀態(tài)將改變，并存入存儲(chǔ)器中，得到頻率控制字k。

3.2基于LUT的DDS設(shè)計(jì)

一個(gè)典型的基于查找表（Look Up Table? LUT）的DDS系統(tǒng)主要由相位累加器和查找表組成，相位累加器位寬為n bit，對(duì)應(yīng)的LUT深度為2n ，相位步進(jìn)值即頻率控制字為k，累加器輸出經(jīng)過(guò)截位后作為地址傳送給查找表，在FPGA中，查找表由Block RAM資源實(shí)現(xiàn)，存儲(chǔ)一個(gè)周期的波形幅度值。

因此通過(guò)LUT實(shí)現(xiàn)DDS的方法是最為直接、快速的，因?yàn)椴簧婕俺朔ㄟ\(yùn)算，所以DDS的系統(tǒng)頻率可以達(dá)到很高，但如果想得到高頻率分辨率，就需要更大的相位累加器位寬，這也意味著LUT存儲(chǔ)的數(shù)據(jù)量更大。FPGA的Block RAM通常是有限的，有時(shí)甚至需要外接ROM來(lái)存儲(chǔ)波形，這也給穩(wěn)定性帶了挑戰(zhàn)。

為了解決上述問(wèn)題，在保證輸出信號(hào)具有良好頻率分辨率的前提下，由于 DDS 產(chǎn)生的正弦波具有周期性，因此本設(shè)計(jì)的 ROM 中只存儲(chǔ) 1/4 周期正弦波，利用正弦信號(hào)的對(duì)稱性，通過(guò)改變 ROM 存儲(chǔ)器地址以及對(duì)輸出端進(jìn)行控制，便可得到完整周期的正弦信號(hào)。

4、仿真結(jié)果及分析

本次仿真的目的是為了驗(yàn)證DDS信號(hào)發(fā)生器的性能，包括信號(hào)發(fā)生器能否生成波形，頻率能否跳變，跳變后波形是否正常。

由圖1可知，正弦波可以正常輸出。為了測(cè)試輸出波形頻率的準(zhǔn)確性，頻率控制字k分別給定128和256，進(jìn)行仿真測(cè)試。如圖1即為頻率控制字分別為128和256的正弦波的輸出波形圖。

由式（5）可以計(jì)算出：當(dāng)頻率控制字k=128時(shí)，fout =625KHz;

當(dāng)頻率控制字k=256時(shí)，fout =1250KHz;

由圖1所示，通過(guò)仿真測(cè)得的頻率分別為625KHz和1250KHz，與由公式計(jì)算得到的結(jié)果625KHz和1250KHz相吻合。由此可得：（1）更改頻率控制字時(shí)，可以更改波形的頻率。（2）輸出波形光滑連續(xù)，仿真測(cè)試所得頻率與理論計(jì)算值的誤差較小。（3）正弦波兩個(gè)不同頻率間波形切換自然，轉(zhuǎn)換速度較快。

5結(jié)語(yǔ)

本設(shè)計(jì)中基于FPGA的DDS 跳頻系統(tǒng)輸出信號(hào)穩(wěn)定，而且輸出信號(hào)頻率轉(zhuǎn)換速度快。除此之外，本系統(tǒng)可移植性高，符合軟件無(wú)線電的宗旨。且滿足各種體制雷達(dá)、電子測(cè)量系統(tǒng)和通信系統(tǒng)的指標(biāo)要求，已經(jīng)成功應(yīng)用于某雷達(dá)系統(tǒng)中。

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