一種射頻數字一體化寬帶收發模塊設計

范歡歡， 伍小保， 孫維佳

(中國電子科技集團公司第三十八研究所， 安徽合肥 230088)

0 引言

有源相控陣雷達由于其可針對多目標、機動性強、反應時間短、功率效率高等優點[1]，逐步被廣泛應用于有人機、無人機等機載平臺。在傳統設計中，雷達收發系統的射頻收發和數字收發作為獨立模塊分開設計。該設計結構功能劃分明確清晰，但是增加了系統體積，同時模塊間的線纜互聯也十分繁瑣，不利于安裝和維修，同時互聯環節增多還影響寬帶收發性能指標。另外，由于雷達探測的精度要求越來越高，對信號帶寬和質量的要求也越來越高。

本文設計了一種射頻數字一體化高集成寬帶收發模塊，射頻收發部分采用裸芯片微系統集成方式，減小設計體積和功耗，使其能夠與數字收發電路集成在一個ASAAC模塊內，從而大大提高了空間利用率。通過選用高性能的數字收發芯片，實現2 GHz以上瞬時帶寬寬帶激勵信號產生和寬帶信號采集、8～12 GHz窄帶激勵信號產生。

1 硬件實現

為實現帶寬2 GHz的寬帶接收，若采用數字解調，要求中頻不能太高，否則當前ADC水平模擬帶寬限制將無法直接進行中頻采樣；若采用寬帶模擬一次混頻，要求中頻不能太低，否則射頻鏡像與射頻信號太近無法濾波。因此寬帶接收無法采用中頻采樣數字解調方式進行接收。本設計采用模擬直接解調后基帶數字化方式實現。

根據目前商用DAC的發展水平，ADI公司推出商用貨架16位12.0 GSPS轉換速率的DAC芯片AD916x系列(時鐘6.0 GHz，2倍內插模式)，支持的最大接口數據率6 GSPS，混頻模式下可直接輸出1.5～7.5 GHz頻段射頻信號，滿足直接輸出1.8 GHz帶寬射頻任意波形信號的能力[2]。為實現2 GHz或更寬帶寬的波形信號，寬帶信號產生基于“直接數字寬帶中頻產生+模擬倍頻到射頻”方式實現。

窄帶激勵考慮多種形式信號的產生，采用“直接數字高中頻產生+模擬混頻到射頻”體制實現。

1.1 電路結構

射頻數字一體化高集成寬帶收發模塊主要由射頻收發和數字收發兩部分組成，為標準6U ASAAC結構形式，其基本組成框圖如圖1所示。

圖1 一體化高集成度寬帶收發模塊基本組成框圖

其中，射頻部分包括解調模塊和激勵模塊。解調模塊將雷達天線接收到的射頻信號進行模擬正交解調，得到基帶IQ信號；激勵模塊將數字模擬轉換器(DAC)輸出的中高頻信號經過倍頻或混頻得到射頻激勵信號，通過雷達天線發射。

數字部分主要由運算放大器、模擬數字轉換器(ADC)、DAC、現場可編程門陣列(FPGA)等組成。FPGA產生的數字波形經過DAC轉換成模擬信號后送給激勵模塊；運算放大器作為ADC的接口電路，將解調模塊的輸出信號進行調理后送入ADC進行采樣，采集的數據送入FPGA進行處理。

此外，模塊還包含時鐘、電源、射頻互連接口、高速串行通信以及低頻控制接口。電源采用數字、模擬分區設計，以減少干擾，優化性能。射頻接口采用穩相電纜通過LRM連接器與其他功能模塊互連。高速串行接口可用于接收配置參數、發送采集數據。低頻控制接口用于接收導前等系統時序控制信號。

1.2 射頻收發設計

考慮射頻數字一體化高集成度實現，激勵模塊和解調模塊基于射頻微系統集成思路進行設計，采用裸芯片微系統集成方式降低體積和重量。以一體化收發板作為載板，將兩個射頻模塊進行機械固定，通過連接器為其供電和控制。

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寬窄帶模擬激勵模塊鏈路如圖2所示。DAC輸出的中高頻信號經過開關分別送入倍頻支路和變頻支路。倍頻支路將信號進行二倍頻并濾波放大，產生瞬時帶寬2 GHz的寬帶激勵信號。變頻支路將信號與本振混頻，濾波放大得到8～12 GHz的射頻信號窄帶激勵信號。寬窄帶激勵信號由開關控制切換、分時輸出。

圖2 寬窄帶模擬激勵模塊鏈路

圖1中的解調模塊將寬帶回波射頻信號經過放大、濾波、混頻，正交解調為基帶I/Q信號，送入ADC進行數字采樣。

1.3 數字收發設計

1.3.1 硬件設計

波形產生采用FPGA+DAC的方法，波形參數可靈活配置，產生形式靈活可變[3]。根據性能需求，FPGA選擇Xilinx公司的XC7VX690T；DAC選用ADI公司的16位12 GSPS芯片AD9164BBPZ。在FPGA中產生基帶I/Q數字波形，并在DAC里進行內插和混頻，得到中高頻波形信號。

接收采集采用運算放大器+ADC的直流耦合電路。運算放大器作為ADC的輸入接口電路，實現寬帶回波的單端至差分轉換。ADC選用ADI公司12位2.5 GSPS芯片AD9625BBPZ-2.5[4]；運算放大器選用ADI公司的雙通道芯片ADL5567，該芯片的-3 dB帶寬為4.3 GHz，在所需頻率范圍內保證良好的平坦度。

1.3.2 硬件設計仿真

鑒于ADC采樣率較高，基帶I/Q通道的幅度和正交度對系統結果影響很大，需要在硬件設計中盡可能保證兩路采集通道的一致性。為此，我們分別對時鐘路徑和信號路徑進行了PCB仿真。

仿真軟件采用Agilent ADS2011。圖3為兩片ADC時鐘信號輸入路徑仿真結果。由結果可以看到兩路時鐘信號幅度相位一致性很高。兩路2.4 GHz采樣時鐘在PCB走線上只差22 ps。

(a) 時鐘信號路徑PCB建模圖

(a) PCB建模模型圖

2 FPGA邏輯實現

寬帶數字收發FPGA主要實現數字波形產生、寬帶基帶I/Q信號采集及后處理、緩存、打包和傳輸。

2.1 接收采集處理

接收采集處理流程框圖如圖5所示。上電工作后，FPGA對兩片ADC配置，并按照JESD204B協議建立鏈路、將數據進行串并轉換和重新組合，得到I/Q采樣數據。

圖5 一體化寬帶數字收發接收采集處理流程框圖

I/Q數據送入復數FIR濾波器進行濾波。為了改善寬帶信號的性能指標、減少FPGA資源的占用并降低功耗，該濾波器分時復用，分別對模擬正交解調后采集的寬帶信號的幅相正交度、帶內幅相起伏和非線性進行補償[5-7]。另外，該濾波器通過改變濾波器系數以匹配不同帶寬信號的抽取前濾波器，實現抽取前帶外噪聲和干擾的抑制，以改善輸出SNR。濾波后的數據經過不同抽取比得到三種速率(F1，F2，F3)的采樣數據，分別對應三種不同帶寬的信號。較窄帶寬的信號可采用濾波器級聯的方式實現更優的濾波效果。F3數據率的數據經過兩級半帶低通濾波器和抽取后得到兩種較低速率(F4，F5)的數據。

經過濾波抽取后得到的五種帶寬信號的采樣數據，經過一個多選一選擇器輸出當前工作帶寬下的采樣數據，并將其緩存在RAM中。最后，根據系統工作時序將系統參數與采樣數據按照一定格式進行打包，通過高速接口送入雷達后端處理單元。

2.2 發射波形產生

本文中波形產生采用FPGA+DAC的方案，直接輸出中高頻信號。其處理流程框圖如圖6所示。上電工作后，由FPGA配置DAC芯片并與之建立JESD204B鏈路。FPGA中采用8倍并行直接數字頻率合成(DDS)方式實現基帶I/Q波形信號，并采用數字預失真補償整個鏈路的非線性[8]，以提高激勵信號的質量。波形產生的帶寬、脈寬等參數可根據每個脈沖靈活配置。通過JESD204B數據接口模塊將波形并行數據按照格式需求排列，并進行并串轉換，通過JESD204B鏈送給DAC。

圖6 一體化寬帶數字收發數字波形產生流程框圖

基帶I/Q信號在DAC內進行內插、濾波和混頻，經過數字模擬轉換電路，最終輸出模擬的中高頻波形信號。

3 測試結果

圖7為一體化高集成度寬帶收發模塊的實物圖。最后，對該模塊的功能和性能各進行了測試，其測試結果如下。

圖7 一體化高集成度寬帶收發模塊實物圖

圖8為接收系統測試結果。用信號源輸入一路偏離中心頻點60 MHz的射頻信號，ADC采集解調模塊輸出的基帶信號，最終數據由Matlab分析得出，在輸入信號功率為-1.9 dBm的條件下，信噪比為37 dB，無雜散動態范圍為52.7 dBFS，鏡像抑制為38.8 dBc。由測試結果可以看出，采集部分數模電路干擾抑制設計滿足需求。

圖8 接收系統測試結果

圖9為2 GHz帶寬激勵信號的測試結果。其中，圖9(a)、(b)分別為用頻譜儀測量得到的激勵信號的頻譜和脈內信噪比。由結果可以看出，激勵信號的帶外雜散好于55 dB，脈內信噪比好于60 dB，數模混合電路設計干擾抑制滿足需求。為了分析激勵信號脈沖壓縮后的性能指標，將激勵信號經過外加衰減器回環到模塊的接收端進行采集并分析。圖9(c)為用Matlab分析得到的射頻收發閉環信號的幅相非線性，由圖可見幅度誤差小于1.5 dB，相位誤差小于6°，非線性指標滿足要求。圖9(d)為脈沖壓縮分析結果，可以看到主副瓣比大于40。

(a) 激勵信號頻譜

4 結束語

本文介紹了一種高集成度寬帶收發模塊的設計方法，詳細描述了射頻、數字部分的硬件設計和部分電路仿真，并闡述了FPGA軟件設計思路，最后給出了測試結果。該設計實現了2 GHz瞬時帶寬的激勵信號產生和2 GHz瞬時帶寬寬帶接收，能滿足目前大多數寬帶雷達系統的需求，并且該模塊已應用到相關機載課題和型號項目中。