氮化鎵的干法刻蝕工藝研究

2020-08-25 09:08:26李攀，盧宏

實驗室研究與探索 2020年6期

關鍵詞：效果

李攀，盧宏

（華中科技大學武漢光電國家研究中心，武漢430074）

0 引言

人類社會的進步越來越離不開電力，電力的使用過程不可避免地要進行直流交流轉換，在該過程中會產生損耗，而環保問題日益突出。直流交流轉換需要功率器件，而第一代硅功率器件正逐漸被更加節能、環保的，以GaN為代表的第3代半導體材料所替代［1］。Ⅲ-Ⅴ族化合物半導體以其特殊的材料特性廣泛應用于HEMT［2］、激光器［3-6］、調制器［7］、探測器［8-9］、LED［10-11］等各種光電子器件中。感應耦合等離子（ICP）干法刻蝕具有比反應離子刻蝕更高的等離子密度、更低的損傷，還具有更好的側壁形貌、更高的刻蝕速率和選擇比［12］，可以進行各向異性刻蝕。

Shul等［14］采用ICP 通入Cl2、H2、Ar刻蝕GaN，得到了光滑的形貌和光滑陡直的側壁。Han等［15］采用Cl2、BCl3、Ar等氣體對GaN／AlGaN 進行刻蝕，提高了ICP刻蝕效果，得到了比刻蝕前更加光滑的刻蝕表面。

本文探索GaN等Ⅲ-Ⅴ族化合物半導體的刻蝕方法，分析刻蝕速率及刻蝕形貌。研究不同掩膜的刻蝕選擇比，為這些半導體材料的干法刻蝕提供參考。

1 GaN系材料的干法刻蝕

ICP干法刻蝕原理如圖1所示。本文采用英國Oxford公司的Plasmalab System 100（ICP 180）刻蝕機對GaN材料的刻蝕工藝進行探索，采用美國KLA公司KLA TENCOR P16＋臺階儀測試刻蝕深度，采用荷蘭FEI公司的SIRION 200場發射掃描電鏡觀察刻蝕形貌。通常刻蝕采用的掩膜有光刻膠（Photo Resist，PR）、SiO2、金屬等，本文對PR和SiO2等掩膜分別進行刻蝕，并觀察形貌。

2 SiO2掩膜刻蝕GaN工藝

刻蝕參數見表1。表中：tPre指氣流穩定吹掃時間；t是刻蝕時間；PICP是電感射頻功率；PRF指下電極偏置射頻功率；Temp為腔體溫度；UDC，BIAS為自偏壓；vER為刻蝕速率；選擇比指材料刻蝕速率與掩膜刻蝕速率的比值。

圖1 ICP體刻蝕原理圖［13］

使用直徑約5 cm小圓片放在石英盤上刻蝕，刻蝕SiO2掩膜厚度約480 nm，刻蝕后的GaN截面SEM形貌如圖2所示。由圖2可知，刻蝕效果較好，刻蝕側壁較垂直。根據測量結果，刻蝕速率約1 μm／min，選擇比為1∶7.8。

表1 ICP刻蝕SiO2掩膜GaN的主要參數

圖2 SiO2掩膜刻蝕GaN的截面形貌

3 PR掩膜刻蝕GaN

PR掩膜的刻蝕做了兩個試驗（PR厚度3 μm左右），使用PR為AZ6130，勻膠兩次，刻蝕參數見表2。

表2 ICP刻蝕PR掩膜GaN的主要參數

使用PR掩膜時，為了解決刻蝕時溫度過高，PR易碳化的問題，需要盡可能地降低刻蝕的ICP功率，而增大RF功率，即增大物理刻蝕的效果。其刻蝕效果見圖3。

圖3 PR掩膜刻蝕GaN的截面形貌

由圖3可見，使用PR掩膜時，刻蝕側壁較垂直，但是隨著刻蝕ICP功率的增大，兩層光刻膠由于烘干時間不足，產生了分層，導致刻蝕有臺階。因此使用PR掩膜進行刻蝕時，需要將光刻膠徹底烘干，且最好一次勻膠，保證光刻膠的均勻性。

4 GaN側邊傾斜角較大的刻蝕

有時需要刻蝕的側壁有一定的傾斜度，其刻蝕工藝見表3。為了得到刻蝕效果為側壁較傾斜，需要增大BCl3的比例，減小直流BIAS偏壓，使BCl3的側壁保護效果得到加強，其效果見圖4。

表3 ICP刻蝕傾斜側壁GaN的主要參數

圖4 傾斜側壁GaN的刻蝕截面形貌

由圖4可知，使用該程序可以達到要求，但是在刻蝕的時候會降低刻蝕的速率及刻蝕的選擇比。

5 刻蝕的均勻性及重復性

5.1 刻蝕均勻性

均勻性采用在相對極差的一半前面加上“±”來表示。刻蝕的均勻性的測試，晶圓片的測試是選擇兩個小片，放在直徑約10 cm晶圓托盤上刻蝕，然后測試兩片之間的均勻性。對于小片之間的均勻性，主要采取在4個位置每個位置放置1個小片，然后進行刻蝕，再測試其均勻性。其試驗工藝參數見表4。其中№8刻蝕目的是為了測試片內的均勻性，共放置片子為2個小片，刻蝕效果見圖5，均勻性測試結果數據見表5。