一種基于頻率預測算法的快速鎖定全數字鎖相環

譚寧禹

摘要：近年來，5G和物聯網應用對片上系統時鐘提出了新的需求。鎖相環在片內發揮著重要的作用，以產生不同的時鐘源。這些新需求的主要關注點快速鎖定、低功耗、低噪聲和小面積。隨著CMOS工藝的發展，模擬鎖相環的工作電壓逐漸降低，其設計面臨著巨大的挑戰。根據市場需求，采用全數字鎖相環（ADPLL）進行數字設計，以減少設計時間和設計工作量。此外，使用標準單元實現的ADPLL不僅可以加快設計時間，而且可以提高可移植性。當系統處于休眠狀態時，鎖相環功耗控制著系統的待機功耗。因此，如果鎖相環可以快速鎖定頻率和相位，鎖相時間就可以減少，這樣鎖相環就可以在低功率模式下關閉。本文提出了一種基于頻率預測算法的快速鎖定ADPLL。該鎖相環在中芯國際130nm CMOS-Y-藝中進行了實現和驗證。

關鍵詞：全數字鎖相環;快速鎖定;頻率預測算法

0引言

近年來，隨著5G和物聯網的發展，鎖相環（PLL）在片上系統（soc）中扮演著重要的角色。在一個soc中，通常需要幾個鎖相環為不同的I/O接口提供不同的時鐘源。鎖相環產生不同的頻率，適用于不同的應用場合，廣泛應用于移動通信系統、無線通信系統和生物醫學電子領域。傳統鎖相環是由電荷泵鎖相環實現的，在先進的CMOS工藝中，鎖相環的設計面臨泄漏電流的挑戰。此外，電壓控制振蕩器（Kvco）的增益由于控制電壓范圍的縮小而增大。因此，它很容易遭受噪聲對控制電壓的影響。傳統鎖相環中含有一些無源器件，模擬環路濾波器芯片面積大、成本高。……