一種基于查找表的移位寄存器鏈的設計

劉 彤，王德龍，張艷飛，蔣 婷

（無錫中微億芯有限公司，江蘇無錫 214072）

1 引言

現場可編程門陣列（FPGA）是一種半定制電路，具有開發周期短、成本低、風險小、集成度高、靈活性強，且便于電子系統維護和升級的特點，因此成為了數字芯片的主流，被廣泛應用在通信、控制、視頻、信息處理、消費電子、互聯網、汽車以及航空航天等諸多領域[1-2]。

可編程邏輯單元是FPGA 最基本和最核心的模塊，基于查找表的可編程邏輯單元是實現時序電路和組合電路的主要邏輯資源，其中移位寄存器是查找表邏輯應用中最重要的功能之一，通過移位寄存器產生需要的延時或延時補償，用來平衡數據流水線的時序，同樣移位寄存器可用于同步先進先出（FIFO）以及內容可尋址存儲器的實現[3]，同時還可以用于數的加、減、乘、除運算，用于數字匹配濾波器的實現[4]，以及串并數據轉換，構成可變分頻器和高效隨機數發生器的實現[5-6]等。可編程邏輯單元的移位寄存器鏈的應用非常廣泛，因此研究一款靈活的移位寄存器架構具有重要意義，本文提出了一種基于查找表的移位寄存器鏈的架構設計。

2 原理

目前市場主流的移位寄存器鏈由觸發器（DFF）級聯實現，如圖1 所示，由4 級DFF 首尾級聯，完成4 個時鐘周期的移位操作。由于觸發器數量有限，面積較大，位數滿足不了用戶的設計要求，因此需要設計寬位數有效的移位寄存器鏈。

本文的目的是研究可編程邏輯單元移位功能架構的實現方式和電路設計，提出了一種基于查找表的移位寄存器鏈架構，通過電路設計、布局、仿真和優化，并進行了流片和測試，從而驗證該架構在28 nm 工藝下的功能和性能可行性，市場主流芯片對比參考頻率為450 MHz，電路設計目標頻率為500 MHz，從而實現一款靈活的可編程邏輯單元的設計，打通28 nm 工藝下FPGA 的設計流程。該架構以查找表的配置存儲單元作為移位基本模塊，通過對時鐘和寫使能的控制，兩個存儲單元作為一個周期移位基本單元，對查找表的存儲資源進行重復利用，有效地實現了寬時鐘周期的移位功能。

圖1 DFF 級聯移位寄存器

查找表的基本原理是采用二選一的復用器組成的一種樹形結構，查找表樹形結構的最后一級是單個二選一的復用器，前面每一級復用器的數量依次遞增，都是后一級的兩倍，第一級選擇器（MUX）用于接收靜態存儲單元（SRAM）中的值，實現1 個n 輸入的查找表需要2n 個SRAM 存儲單元[7-8]。1 個可編程邏輯模塊，包含4 個六輸入的查找表邏輯單元，如圖2 所示，包含 A、B、C、D 4 個查找表區域，每個查找表實現方式為64 個配置存儲單元和6 個輸入地址信號，通過對存儲單元的配置，實現6 信號輸入任意函數表達式的功能。

圖2 查找表邏輯單元

基于查找表移位寄存器鏈的基本結構如圖3 所示，包括一個移位時鐘使能模塊（1），一個時鐘使能區域控制模塊（2），存儲單元（3）和一個輸入控制模塊二輸入選擇器（4）。基于可編程存儲單元的移位寄存器結構包含（A）、（B）、（C）、（D）4 個存儲單元區域，存儲區域（D）的初始輸入信號為SI_D，第1 個存儲單元的使能控制信號為WEN_D，第1 個存儲單元的輸出端口接入到第2 個存儲單元的輸入端，第2 個存儲單元的使能控制信號為WE_D，在進行移位操作時，WEN_D 與 WE_D 始終保持不重疊邏輯 1，即當WEN_D=1，第1 個存儲單元寫入信號SI_D，此時WE_D=0，第 2 個存儲單元處于保持狀態；當WEN_D=0，第1 個存儲單元處于保持狀態，不能寫入數據，此時WE_D=1，第2 個存儲單元把第1 個存儲單元的值寫入至第2 個存儲單元。當CLK=0 時，WEN_D=1，當 CLK=1 時，WE_D=1，因此 2 個存儲單元作為1 組，可以完成1 個時鐘周期的移位操作。1 個存儲區域共包含64 個存儲單元，以此類推第1 個、第3 個、第5 個、……、第63 個存儲單元的移位使能信號為 WEN_D，第 2 個、第 4 個、第 6 個、……、第 64 個存儲單元的移位使能信號為WE_D。

圖3 移位寄存器結構

一個存儲區域最大可以構成1 個32 個時鐘周期的移位操作，同理存儲區域（C）、（B）和（A）均可以構成1 個32 個時鐘周期的移位操作。存儲區域（C）、（B）和（A）的初始輸入信號由二輸入選擇器（4）進行控制。當選擇器（MUX）（4）選擇輸入端口1 信號輸入時，則存儲區域（D）、（C）、（B）和（A）的輸入初始值分別為SI_D、SI_C、SI_B 和 SI_A，4 個存儲區域構成了 4 個獨立的最大能實現32 個時鐘周期的移位操作。當（D）和（C）存儲區域之間的MUX（4）選擇輸入端口2 信號輸入時，則存儲區域（C）的初始值為 D＜64＞，（D）和（C）存儲區域級聯成一個最大能實現64 位時鐘周期的移位操作，同理（D）、（C）、（B）和（A）的輸入初始值分別選擇 D＜64＞、C＜64＞ 和 B＜64＞，4 個存儲區域構成了首尾級聯，最大實現一個128 個時鐘周期的移位操作，輸入初始值為SI_D，因此所述基于可編程存儲單元的移位寄存器結構的存儲單元能實現0~128 位時鐘周期內任意整數個時鐘周期的移位操作。MUX（4）的選擇控制信號為靜態SRAM 值，由用戶進行配置。當存儲區域（D）的MUX（4）選擇級聯進位信號DIN 輸入時，級聯成更大時鐘周期的移位操作。

移位時鐘使能模塊（2）如圖4 所示，其輸入信號為時鐘信號CLK，移位使能信號GWE，移位使能控制信號Q_SHIFT，輸出信號為Y 和YN。Q_SHIFT 為靜態存儲單元控制，Q_SHIFT=1，代表選通模塊的移位功能操作。GWE 為寫使能信號，高電平時執行寫信號操作。CLK 為時鐘，2 個二輸入或非門和5 個反相器用于產生不交疊高電平使能信號Y 和YN，用于完成移位寄存器鏈的移位操作[9]。

圖4 移位時鐘使能模塊結構

每個時鐘使能區域控制模塊的Q_SHIFT 相互獨立，分別為 Q_SHIFT_D、Q_SHIFT_C、Q_SHIFT_B、Q_SHIFT_A，用于單獨控制該區域是否執行移位操作，因此對應的使能輸出信號分別為WE_D、WEN_D、WE_C、WEN_C、WE_B、WEN_B、WE_A、WEN_A。

移位寄存器結構的存儲單元（3）的具體結構如圖5 所示，包含1 個六管靜態存儲單元結構，存儲單元的寫信號為SI，EN 為寫使能信號，靜態存儲單元具有雙穩態結構，具有寫0 容易寫1 難的特點，因此當SI 為0 時，通過一個NMOS 管從Z 端直接寫入，當SI 為1時，通過 3 個 NMOS 管從 Z 和 ZN 雙端寫入，并存儲在SRAM 中，存儲單元的輸出端口為ZO。

圖5 移位單元結構

移位寄存器的輸出如圖6 所示，移位輸出端口SR1~32，輸出端口通過查找表的輸入信號A1、A2、A3、A4、A5、A6 作為移位選擇輸出，選擇輸出 1~32 任意周期的移位操作。

3 仿真驗證

對圖3 中的結構進行仿真，選擇28 nm UMCHPC+工藝，電源電壓為1 V，選擇典型工藝角，溫度25 ℃，對電路進行配置，配置成4 個獨立的32 位移位寄存器，輸入信號分別為 DI、CI、BI、AI，輸入時鐘CLK 為500 MHz，令4 個輸入信號頻率或相位不同，輸出分別為 D、C、B、A，Hspice 仿真結果如圖 7 所示，表明輸出之間相互獨立，輸出與輸入均相差32 個時鐘周期。

圖6 移位輸出結構

圖7 配置成4 個獨立32 位移位寄存器的仿真波形

選擇典型工藝角，溫度25 ℃，對電路進行配置，進行 D、C、B、A 首尾級聯，配置成 1 個 128 位移位寄存器，輸入信號為DI，輸入時鐘CLK 為500 MHz，輸出分別為 D、C、B、A，Hspice 仿真結果如圖 8 所示，其中D 輸出與 DI 相差 32 個時鐘周期，C 輸出與 DI 相差64 個時鐘周期，B 輸出與DI 相差96 個時鐘周期，A輸出與DI 相差128 個時鐘周期，完成了128 個周期移位操作。

4 測試結果

圖8 配置成128 位移位寄存器的仿真波形

采用28 nm UMC HPC+ 工藝進行多項目晶圓（MPW）流片，對電路進行配置，進行 D、C、B、A 首尾級聯，配置成1 個128 位移位寄存器，增加輸入信號為DI，輸入時鐘CLK 為500 MHz，示波器測試輸出結果如圖9 所示，其中輸出分別為D、C、B、A，結果表明D、C、B、A 輸出與輸入分別相差 32 個時鐘周期、64 個時鐘周期、96 個時鐘周期和128 個時鐘周期，與仿真匹配良好，且實現了最高頻率500 MHz 的目標，相較于市場主流芯片參考頻率450 MHz，性能提高10%。

圖9 配置成128 位移位寄存器的示波器波形

5 結論

本文對一種基于查找表的移位寄存器鏈架構進行設計、布局、仿真和優化，并在28 nm 工藝下進行流片和測試，測試結果表明功能和性能達到預期目標。所設計的基于查找表的移位寄存器可實現1~128 任意周期的移位操作，且最高工作頻率可達到500 MHz，相比于市場主流28 nm 芯片的參考頻率450 MHz，性能提高了10%。