基于鎖相環(huán)的低雜散細步進頻率合成器

孫 科，羅江虎，廖志雄，張 意，徐 偉，馮術成

(1.成都西科微波通訊有限公司，四川 成都 610091； 2.國網攀枝花供電公司，四川 攀枝花 617000)

0 引言

頻率合成器是各類雷達、通信、電子對抗系統(tǒng)的重要組成部分，其性能直接決定了系統(tǒng)的性能好壞，傳統(tǒng)的頻率源技術指標包括相位噪聲、雜散、頻率步進、帶寬范圍和頻率精度等，而各個指標之間往往相互制約，很難做到兼顧；而隨著系統(tǒng)的體積越來越小，小型化也成為了頻率源技術主要的發(fā)展方向之一。

國外在頻率源技術上的研究一直處于領先地位，ADI、國家半導體以及Peregrine等國外芯片研制公司都擁有成熟的芯片生產、設計和制造經驗，能夠研發(fā)高性能的PLL芯片。ADI研發(fā)的ADF4371,輸出信號帶寬達0.62～32 GHz;國家半導體公司的LMX2595,輸出信號可達到0.1～19 GHz,噪聲基底可以做到低于-236 dBc/Hz；

國內頻率源技術的研究隨著系統(tǒng)對頻率源技術的更高要求及技術的不斷發(fā)展，目前主要解決的問題是高頻率、小體積、快速切換、超低相噪[1]和低雜散[2]等方面的技術提升。而要實現頻率合成器的小步進和低雜散性能，僅采用單鎖相環(huán)是難以實現的，原因是鎖相環(huán)的參考信號和輸出信號非整數倍，會引入各種類型的雜散，包括小數頻率步進的雜散、整數邊界點雜散和鑒相雜散等；而且頻率步進越小，相應的雜散抑制能力就會越差，直至差到不滿足雷達系統(tǒng)的要求。

隨著雷達系統(tǒng)的需求越來越高，往往對小步進和低雜散2個指標提出了兼顧的要求，國內各個頻率源廠家為滿足這樣的指標要求，紛紛進行了各種嘗試，主流的解決方法是將DDS與PLL進行各種結合，取長補短，文獻[3-4]將DDS作為PLL的參考進行的嘗試，通過DDS的小步進實現PLL的細步進，但是在引入DDS后，相比于單PLL，尺寸會成2.5倍的增加，無法實現小型化；文獻[5]將DDS與PLL進行多次的環(huán)外混頻并頻譜搬移，最終實現寬帶細步進的要求，但是多次的混頻搬移需要多級開關濾波，在尺寸受限的情況下并不適用；文獻[6]利用雙鎖相環(huán)實現細步進，利用前一級鎖相環(huán)頻率的巧妙變化避開后級鎖相環(huán)的小數雜散。

國內頻率源技術領域中，小型化細步進低雜散頻率合成器一直是一個技術難點，利用傳統(tǒng)鎖相環(huán)，頻率步進越小時，雜散水平會越差[7]；而加入DDS后又無法滿足小型化的要求。查閱國內外大量文獻資料和相關專利后，找不到現成的解決方案，本文在傳統(tǒng)鎖相環(huán)基礎上通過多環(huán)鎖相的方式實現小步進，利用參考信號的巧妙變化避開主鎖相環(huán)的雜散點，在滿足小型化的基礎上實現了小步進及低雜散。

1 頻率合成基礎

傳統(tǒng)的頻率合成方式由PLL、DDS、直接頻率合成(梳線發(fā)生器為主)組成[8]，而直接頻率合成方式體積較大，在小型化要求越來越高時，直接頻率合成方式的應用范圍也越來越窄[9]。

1.1 鎖相頻率合成

傳統(tǒng)理解的鎖相環(huán)就是利用鎖相的原理將參考信號和鎖相輸出信號的相位同步，其本質上是一個負反饋電路，主要由鑒相器(PD)、環(huán)路濾波器(LPF)和壓控振蕩器(VCO)組成，如圖1所示。

圖1 PLL的基本構成Fig.1 Basic structure of PLL

傳統(tǒng)鎖相環(huán)參考頻率與輸出頻率的關系為：

(1)

式中，fVCO為壓控振蕩器(VCO)的輸出頻率；fXTAL為參考輸入頻率；R為參考分頻比；Nint,Nfrac分別為寄存器中的整數及小數N值。

鎖相環(huán)內部環(huán)路濾波器的低通濾波對雜散信號有一定的抑制作用，而當輸出信號與參考信號不成整數倍時，會出現小數分頻雜散，特別是當雜散信號出現在環(huán)路帶寬內時，是很難濾除掉的，雖然很多方法可以改善，比如很多鎖相環(huán)可以通過∑-Δ調制的方式改善小數分頻雜散，還有很多鎖相環(huán)芯片可以調節(jié)電荷泵電流進行改善，但是仍然無法從本質上消除，特別是當頻率步進越小時，雜散水平越差。這就是限制鎖相環(huán)使用范圍的一個主要因素，雖然通過合理的設計，可以將鎖相環(huán)輸出信號的相位噪聲、頻率范圍、跳頻時間和輸出功率等指標做到最優(yōu)，但是頻率步進和雜散總是一個不可兼得的指標。

1.2 DDS頻率合成

DDS頻率合成技術是一種直接數字頻率合成方式，其核心原理是利用奈奎斯特采樣定理對參考信號進行采樣， DDS作為頻率合成方式的特點是頻率低、步進小，而DDS參考信號的相位噪聲至關重要，直接決定了DDS輸出信號的相位噪聲；由于DDS是一種數字頻率合成方式，其雜散水平也受到限制，通常的設計方法是選用寬帶頻率范圍內雜散較好的窄帶范圍進行使用。

DDS頻率合成器基本結構如圖2所示，在參考時鐘的作用下，內部的相位累加器、相幅轉換器、D/A轉換形成輸出幅度相位可控的模擬信號。

圖2 DDS的基本構成Fig.2 Basic structure of DDS

DDS的輸出頻率與DDS的參考時鐘的關系為：

,

(2)

式中所列的就是參考信號fSYSCLK與DDS輸出信號fOUT的關系，其中FTW表示DDS的頻率控制字；N表示DDS的頻率控制位。

2 技術難點的探索

傳統(tǒng)采用單鎖相環(huán)的寬帶頻率源，當頻率步進較小時，必須采用小數分頻模式，而采用這種模式會引入小數分頻雜散，目前單環(huán)鎖相的小步進下的雜散水平仍然不能滿足系統(tǒng)的使用要求。

DDS數字頻率合成方式[11]可以彌補細步進的缺陷，所以產生了很多DDS+PLL[12]的方案，其中最常用的一種是DDS激勵PLL的方案，這種方案簡單，可行性強，工程中大量使用，但是存在幾個致命缺陷：① DDS的相位噪聲無法達到恒溫晶振的水平，最終導致鎖相環(huán)輸出信號的相位噪聲比用晶振做參考差；② DDS雜散[13]的成倍惡化，DDS的窄帶無雜散動態(tài)范圍是有限的，而作為鎖相環(huán)參考時，輸出信號的雜散也會成20×lgN惡化[14-15]，尤其是在高頻輸出時，雜散會惡化最多,最終導致鎖相環(huán)輸出信號的雜散不滿足使用要求，必須進行前期大量的測試分析才能形成成熟方案；③ 無法實現小型化，相比于單環(huán)方案，這種方案的尺寸會成2.5倍增加，無法滿足小型化的需求。一個傳統(tǒng)的DDS激勵PLL方案的原理框圖如圖3所示，其中晶振(OCXO)作為鎖相環(huán)1(PLL1)的參考信號，該信號經過放大(AMP)后作為DDS參考，DDS信號經過簡單濾波(Filter)后作為鎖相環(huán)2(PLL2)的參考信號。

圖3 DDS作為PLL參考Fig.3 DDS as reference of PLL

另一種實現寬帶低雜散細步進信號的方法是利用DDS和PLL進行頻譜搬移，如圖4所示，其工作原理是在低頻的窄帶細步進信號，通過多次的混頻搬移進行擴頻，這也是很多工程中常用的方法。該方案的主要問題是：① 混頻交調雜散的處理，通過多次頻譜搬移后交調雜散的分量會比較多，所以在設計中必須進行復雜處理；② 尺寸大，多次變頻就會有多次的開關濾波，尺寸會非常大。

圖4 DDS與PLL混頻Fig.4 Frequency mix of DDS and PLL

為了解決細步進問題，多環(huán)鎖相的方式簡單易行。多環(huán)鎖相的原理如圖5所示。第一級鎖相環(huán)采用Hittite的集成鎖相環(huán)芯片HMC833(或者HMC830)產生頻率fref作為第二級鎖相環(huán)的參考輸入，第二級鎖相環(huán)采用ADF41513通過小數分頻鎖相最終產生Ku波段，頻率步進為1 MHz的信號。通過對參考鎖相環(huán)的頻率變換，可以實現第二級鎖相環(huán)輸出的細步進，這種方法可以替代DDS的方式，更容易實現小型化，但是仍有幾個突出的問題：① 無法覆蓋所有頻點,當第二級鎖相環(huán)采用小數分頻模式時，依賴于芯片的性能，無法保證所有頻點的低雜散性能，但是當第二級鎖相環(huán)工作在整數模式時，又無法覆蓋所有頻點。② 相位噪聲惡化，依賴于第一級鎖相環(huán)的性能，當第一級鎖相環(huán)輸出信號作為第二級鎖相環(huán)的參考信號時，其相位噪聲會影響第二級鎖相環(huán)的相位噪聲；為實現第一級鎖相環(huán)的輸出信號可變，第一級鎖相環(huán)常用芯片為HMC830或者HMC833，如圖6所示，以HMC833為例，在低頻時的電特性為-136 dBc/Hz@1 KHz@100 MHz。

圖5 多環(huán)鎖相Fig.5 Multi-PLL

圖6 HMC833低頻電特性Fig.6 HMC833 low frequency electrical characteristics

根據ADIsimPLL仿真軟件，依據20 GHz參考信號的相位噪聲，對雙環(huán)鎖相的方式進行仿真，如圖7所示。根據仿真分析，當采用鎖相環(huán)HMC833作為后級鎖相環(huán)的參考時，輸出Ku波段信號的相位噪聲比用傳統(tǒng)晶振做參考時差5 dB左右。

根據Ka波段頻綜模塊的實際需要，結合頻率源技術的發(fā)展趨勢，對比上面敘述的多種方案的優(yōu)缺點后，采用更易于小型化的方案進行實施。

(a) 單環(huán)鎖相相噪仿真曲線

方案框圖如圖8所示，該方案的設計思路是：為了解決HMC833輸出信號覆蓋頻點少的問題，用HMC833產生一段整數頻點范圍后，再用一個高性能點頻混頻后再分頻進行鑒相，這樣做的優(yōu)點是可以減小鑒相頻率的最小步進，增加輸出整數頻率的覆蓋頻點;又可以利用高性能點頻源的超低相位噪聲性能，提升PLL3參考信號的相位噪聲水平，彌補傳統(tǒng)方式的相位噪聲缺陷。

圖8 方案框圖Fig.8 Scheme block diagram

3 詳細設計

對于低雜散細步進頻率合成器，本文通過設計一個工程實例對低雜散細步進頻率合成器的工作原理進行詳細敘述，該頻率合成器工作于Ka波段，相位噪聲指標為：-85 dBc/Hz@1 kHz；雜散抑制：-70 dBc(近端)，頻率步進：1 MHz。首先對各個指標進行仿真分析。

3.1 仿真分析

3.1.1 相位噪聲

相位噪聲是指單位Hz的噪聲密度與信號總功率之比，表現為載波相位的隨機漂移，重點影響了系統(tǒng)的目標分辨能力及探測精度，是評價頻率源頻譜純度的重要指標。

傳統(tǒng)理解的鎖相環(huán)相位噪聲主要指偏離主頻1，10，100 kHz，1 MHz的相位噪聲指標，設計中重點對環(huán)路帶寬內的相位噪聲進行詳細設計。

鎖相環(huán)的環(huán)路帶寬內的相位噪聲有2個經典計算公式：

(3)

(4)

式中，PNfloor為鎖相環(huán)的噪聲基底；fPD為鑒相頻率；fOUT為輸出頻率。

環(huán)路帶寬內的相位噪聲由晶振信號、鑒相器的噪聲基底、鑒相頻率和N分頻比共同決定。

利用ADI鎖相環(huán)仿真軟件ADIsimPLL相位噪聲進行仿真，仿真結果統(tǒng)計后如表1所示，隨著參考信號相位噪聲的惡化，輸出20 GHz信號相位噪聲僅有幾dB的惡化。

表1 相位噪聲關系

本設計實例中，由鎖相環(huán)1和鎖相環(huán)2混頻分頻產生的參考信號產生電路，相比于傳統(tǒng)的單環(huán)鎖相，其相位噪聲由高性能混頻本振分頻決定，理論計算結果比傳統(tǒng)單環(huán)相位噪聲提升3～5 dB。

3.1.2 雜散

采用多環(huán)鎖相可以利用參考信號的變化避開主鎖相環(huán)小數分頻較差的位置，在提升雜散水平的同時降低頻率步進。

以鑒相頻率從97.5～100 MHz的一段為例，經過多環(huán)混頻分頻后的方案比傳統(tǒng)的單環(huán)參考方案，可用的鑒相頻率增多如表2所示，這樣在輸出頻率步進及雜散上會有更多優(yōu)勢。

表2 鑒相頻率比較

利用仿真軟件可以對輸出頻段范圍的雜散水平進行初步的仿真預估，并作為最終設計指標及程序選擇的參考如圖9所示。根據表2進行相應的頻率變換，通過仿真分析，可以將輸出信號的雜散分量進行消除，并最終使輸出信號雜散水平做的更高。

圖9 雜散仿真曲線Fig.9 Spurious simulation curve

3.1.3 細步進信號的產生

利用三環(huán)鎖相可以實現更細的頻率步進，其核心是使PLL3的參考信號實現更細步進。傳統(tǒng)鎖相環(huán)的參考頻率fref是固定值，而通過本方案的設計，將使得參考頻率產生更多變化，最終更容易實現低雜散細步進的信號。

(5)

式中,fref為參考頻率，一般取100 MHz;R1為參考分頻比，為實現更高的相位噪聲，此處取R1=2;N1的取值范圍為30～60；R2的取值范圍為1～62(偶數);R3的取值范圍為5～160；N2的取值范圍為23～511，其中包含多個可調節(jié)的小數分頻比。

3.2 電路設計

電路設計中充分考慮小型化設計要求，整體設計在40 mm×55 mm×15 mm的密封腔體中，并充分考慮電容兼容影響。

實物圖如圖10所示，相比于傳統(tǒng)的DDS激勵鎖相環(huán)的方案，省去了DDS參考電路及DDS電路，其硬件尺寸得到明顯降低，極大地節(jié)省了硬件空間。

圖10 本方案實物圖Fig.10 Product picture of the scheme

產品局部設計圖中最為關鍵的設計重點是：

① 高性能本振的信號串擾：高性能本振的工作頻率為S波段，電磁兼容設計不合理的情況下很容易形成串擾通道，并最終使得鎖相環(huán)3的輸出信號中引入雜散，設計中高性能本振的供電及空間輻射進行了專門設計。

② 參考混頻的交調信號：參考混頻的交調信號經過PLL3的倍頻放大后形成雜散，設計中通過頻點選擇及帶通濾波2條途徑進行錯頻和濾波處理，雖然混頻后信號經過分頻后可以將雜散進行20×lgN的優(yōu)化，但是仍需要進行充分的濾除。

③ 設計中PLL3通帶內的大部分頻點可以用鎖相環(huán)的整數模式產生，但是少數頻點仍然需要用小數模式產生，在小數模式下的雜散需要通過參考的復雜變換來實現，這就增加了軟件設計的難度，設計中需要針對小數分頻頻點進行專門的軟件更改與調試。

3.3 測試驗證

產品測試過程中需對各個指標進行逐一分析，相位噪聲在前期仿真中按照仿真值進行設計，經過初測，相位噪聲的指標與仿真值接近；而雜散的指標需要進行詳細的調試分析，雖然設計初可以對雜散進行仿真分析，設計過程中也可以對雜散進行預估，但是實際測試中往往有一些未知的雜散，大多數原因都是電磁兼容問題，調試中并沒有一招制勝的方法，只能針對具體問題具體分析，從空間、鏈路和供電各個維度仔細分析，經過不斷地調試改進；模塊最終的測試結果滿足技術指標要求，其中雜散、相位噪聲的測試結果如圖11和圖12所示，其中雜散測試指標為-70 dBc，選取34 GHz為典型的相位噪聲測試點，根據圖12的測試曲線，相位噪聲測試指標為-87 dBc/Hz@1 kHz，滿足指標要求。

圖11 雜散實測曲線Fig.11 Spurious test result

圖12 相位噪聲實測結果Fig.12 Phase noise test result

4 結束語

本文給出了一種基于鎖相環(huán)的低雜散細步進頻率合成器的設計實現方法，采用多環(huán)鎖相的方案簡單易行，可兼顧步進、雜散、相位噪聲各個指標，且更容易實現小型化。測試結果表明，該頻率合成器在各項指標上均有優(yōu)異性能，尤其是在雜散分析中具有獨特方法。

該頻率合成器是一種性能優(yōu)異的頻率合成器，目前已應用于某雷達系統(tǒng)中，其性能亦可拓展應用于各類電子裝備的本振及自檢源中。