基于AD9208的高速采集電路設(shè)計(jì)

王德恒，劉文政

(中國船舶重工集團(tuán)公司第七二三研究所，江蘇 揚(yáng)州 225101)

0 引 言

數(shù)字接收機(jī)在合成孔徑雷達(dá)、無線電通信、以及儀器儀表等場合中占有重要地位。隨著電子產(chǎn)業(yè)的發(fā)展，數(shù)字接收機(jī)對(duì)采樣率、模擬信號(hào)輸入帶寬以及分辨率等要求越來越高，因此對(duì)模數(shù)轉(zhuǎn)換電路的設(shè)計(jì)要求更加嚴(yán)格[1]。

目前高速采樣系統(tǒng)設(shè)計(jì)達(dá)到Gsps以上，除模數(shù)轉(zhuǎn)換器(ADC)本身性能指標(biāo)要求外，在外圍電路設(shè)計(jì)以及印刷電器板(PCB)布線上都有很高的要求，相關(guān)芯片大部分由國外制造，國內(nèi)正處于發(fā)展期，相關(guān)技術(shù)需求越來越高，因此對(duì)高帶寬、高分辨率的模數(shù)轉(zhuǎn)換電路研究具有重要的意義。

本文選用ADI公司生產(chǎn)的3 Gsps、14 Bit ADC芯片AD9208，分析其性能參數(shù)以及相關(guān)影響因素，進(jìn)行了采集電路設(shè)計(jì)，重點(diǎn)分析設(shè)計(jì)了時(shí)鐘電路、模擬信號(hào)輸入電和電源電路，保證時(shí)鐘、模擬信號(hào)輸入通道和電源滿足設(shè)計(jì)要求。

1 采樣電路影響因素分析

信噪比是采樣電路最關(guān)鍵的性能指標(biāo)，式(1)表示了信噪比與量化噪聲，熱噪聲和時(shí)鐘抖動(dòng)的關(guān)系：

(1)

式中：量化噪聲σS/NQuantiaztion_Noise是ADC在量化過程中產(chǎn)生的量化誤差造成的，量化位數(shù)越高，誤差越小，理想ADC信噪比與分辨率的關(guān)系為[2]：

σS/NJitter[dB]=6.02nideal+1.76 dB

(2)

AD9208理想信噪比為86.04 dB。

在實(shí)際設(shè)計(jì)中需要考慮時(shí)鐘抖動(dòng)產(chǎn)生的惡化σS/NJitter和噪聲產(chǎn)生的惡化σS/NThermai_Noise，其中噪聲對(duì)信噪比的影響主要在低頻段。本設(shè)計(jì)主要考慮時(shí)鐘抖動(dòng)對(duì)信噪比的影響，并進(jìn)行設(shè)計(jì)。時(shí)鐘抖動(dòng)對(duì)信噪比的造成的惡化由式(3)計(jì)算：

σS/NJitter=-20×lg(2×π×fA×tJ)

(3)

式中：fA為頻率；tJ為總抖動(dòng)。

顯然控制時(shí)鐘抖動(dòng)在模數(shù)轉(zhuǎn)換電路中是極為重要的。

式(4)表示了總抖動(dòng)為輸入時(shí)鐘抖動(dòng)tJ_Clock_Input[3]、模擬信號(hào)輸入抖動(dòng)tJ_Analog_Input和ADC自身孔徑抖動(dòng)tJ_Aperture_ADC的均方根值：

(4)

式中：tJ_Clock_Input來源于時(shí)鐘電路;tJ_Analog_Input來源于模擬信號(hào)輸入電路。

通過查詢AD9208技術(shù)手冊，tJ_Analog_Input=55 fs，tJ_Clock_Input=0，fA=3 GHz，將其代入式(4)可得到在3 GHz理想模擬信號(hào)輸入條件下，理想的采樣電路信噪比σS/Nidea_adc=59.68 dB。在采樣電路設(shè)計(jì)中，為提高信噪比性能，應(yīng)盡可能減少時(shí)鐘抖動(dòng)tJ_Clock_Input和模擬信號(hào)輸入抖動(dòng)tJ_Analog_Input。

2 采集電路分析與設(shè)計(jì)

采集電路設(shè)計(jì)以AD9208為核心，其結(jié)構(gòu)如圖1所示，外部接口主要包括模擬信號(hào)輸入，采樣時(shí)鐘輸入，電源，以及SERDES傳輸所需要的時(shí)鐘和傳輸通道。

圖1 AD9208結(jié)構(gòu)示意圖

根據(jù)AD9208具體設(shè)計(jì)要求，設(shè)計(jì)的采集電路主要包括前端模擬輸入電路、時(shí)鐘電路、供電電路、數(shù)據(jù)接收電路和管理配置電路等，如圖2所示。據(jù)第1節(jié)所述，時(shí)鐘電路和模擬信號(hào)輸入電路至關(guān)重要,同時(shí)電源供電是保證電路工作的重要因素，本節(jié)將進(jìn)行詳細(xì)分析和設(shè)計(jì)。

圖2 采集電路原理示意圖

2.1 時(shí)鐘電路分析與設(shè)計(jì)

高速ADC需要1個(gè)低抖動(dòng)的高頻采樣時(shí)鐘，通常由時(shí)鐘源和鎖相環(huán)(PLL)電路產(chǎn)生，除選擇良好的時(shí)鐘源，PLL電路的設(shè)計(jì)至關(guān)重要，高速ADC需要的采樣時(shí)鐘帶寬較高，因此可采用2級(jí)PLL結(jié)構(gòu)，第1級(jí)PLL環(huán)路濾波器帶寬較窄，濾除鑒相器輸出的諧波分量，為PLL2提供了1個(gè)高精度、低相噪的參考時(shí)鐘，以期PLL2為高速ADC提供大帶寬、低抖動(dòng)的采樣時(shí)鐘。PLL級(jí)聯(lián)方式如圖3所示.式(5)表示了輸出頻率Fout和時(shí)鐘源頻率Fref的關(guān)系：

Fout=Fref·N11·N12·N21·N22

(5)

任何時(shí)鐘電路均會(huì)產(chǎn)生時(shí)鐘抖動(dòng)，時(shí)鐘電路總抖動(dòng)tJ_Clock_Input包括時(shí)鐘源、PLL電路、分頻電路等各種級(jí)聯(lián)電路抖動(dòng)的均方根。AD9028在3G理性模擬信號(hào)下信噪比σS/Nidea_adc=59.68 dB，為保證設(shè)計(jì)要求，最終信噪比應(yīng)在53 dB以上，將σS/N=53 dB，tJ_Analog_Input=55 fs，fA=3 GHz，tJ_Analog_Input=0，代入式(3)和式(4)可計(jì)算出tJ_Clock_Input=95 fs。因此在時(shí)鐘電路設(shè)計(jì)時(shí)應(yīng)選擇時(shí)鐘抖動(dòng)在95 fs以下的器件。

圖3 雙PLL級(jí)聯(lián)示意圖

本設(shè)計(jì)中，為簡化電路，選擇Ti公司的LMK04828，時(shí)鐘抖動(dòng)為90 fs，滿足時(shí)鐘抖動(dòng)要求。支持雙PLL級(jí)聯(lián)工作模式，且N11、N12、N21、N22可自動(dòng)配置，鎖定后時(shí)可以同時(shí)輸出多路時(shí)鐘，滿足ADC采樣、數(shù)據(jù)發(fā)送和FPGA數(shù)據(jù)接收的時(shí)鐘要求，保證時(shí)鐘同步。圖4為設(shè)計(jì)的時(shí)鐘電路原理框圖。

圖4 時(shí)鐘電路原理框圖

2.2 模擬信號(hào)輸入電路分析與設(shè)計(jì)

目前，用來驅(qū)動(dòng) ADC 的方案主要有變壓器和差分放大器2種。第一，變壓器是無源器件，不需要消耗功率，且一般認(rèn)為它引入的噪聲是可忽略的。第二，差分放大器是有源器件，需要消耗能量，具有一定的諧波失真和較寬頻帶內(nèi)的白噪聲，會(huì)降低 ADC 的信噪比和有效分辨率。

本次設(shè)計(jì)模擬信號(hào)從同軸電纜接插件中輸入為單端信號(hào)，AD9208模擬輸入通道為差分形式，雖然放大器也能實(shí)現(xiàn)該功能，但變壓器為無源器件，并且具有電流隔離功能，帶寬更寬，功耗低，且不引入噪聲，對(duì) SNR 沒有影響。為滿足AD9208信號(hào)輸入帶寬，選用型號(hào)為BAL-0006SMG的BALUN 射頻變壓器，阻抗 50 Ω。

在將模擬信號(hào)轉(zhuǎn)換為差分信號(hào)后，需要進(jìn)行阻抗匹配，根據(jù)AD9208輸入阻抗要求，設(shè)計(jì)的模擬信號(hào)輸入電路原理框圖如圖5所示。

圖5 模擬信號(hào)調(diào)理框圖

2.3 電源電路設(shè)計(jì)

高速ADC電路設(shè)計(jì)中，要確保電源來源及目的端的電壓及電流滿足需求。一般會(huì)涉及多種電源，分布式電源架構(gòu)往往更適合高速電路設(shè)計(jì)[4]，即采用2級(jí)電源轉(zhuǎn)換，第1級(jí)電源的目的是獲得中間電源，同時(shí)為單板提供電源隔離保護(hù)，允許輸出較大的紋波和噪聲，第2級(jí)電源的目的是輸出器件所需要的電源，重點(diǎn)是限制輸出端的噪聲和紋波。如圖6所示。

圖6 分布式電源框圖

通用的電源包括開關(guān)型 DC-DC 和低壓差線性穩(wěn)壓器(LDO)，開關(guān)型DC-DC效率高，能實(shí)現(xiàn)隔離保護(hù)，LDO電源相對(duì)于DC-DC電源紋波小、穩(wěn)定性高，但輸出電流較小。顯然在分布式電源架構(gòu)中，第1級(jí)適合采用開關(guān)型 DC-DC，以提供隔離保護(hù)和更高的轉(zhuǎn)換效率，第2級(jí)電源采用LDO電源，以提供精確的電壓和紋波抑制。在設(shè)計(jì)時(shí)，LDO電源電路為器件直接供電，應(yīng)注意輸出電壓精度、壓降、延時(shí)、散熱、紋波抑制(PSRR)等。以TPS7A91為例，該器件在負(fù)載和溫度范圍內(nèi)精度達(dá)1%，LDO功耗為輸出電流與壓降的乘積，在滿足目的器件所需電壓的情況下，應(yīng)盡可能減少壓降，其中包括合理降低輸入電壓，增加散熱以降低電源溫度，從而減少電源功耗，獲取更高效率。式(6)表示了壓降與額定電流的關(guān)系：

VD0=VIN-VOUT=RDS(ON)·IRATED

(6)

式(7)表示紋波抑制與輸入電壓噪聲、輸出電壓噪聲的關(guān)系:

PSRR(dB)=20lg(VIN(f)/Vout(f))

(7)

顯然降低壓降可以減少功耗，抑制紋波。因此在LDO電源設(shè)計(jì)時(shí),在滿足輸出電壓的要求下，應(yīng)盡可能減少輸入電壓。

目前器件集成度越來越高，內(nèi)部晶體管數(shù)量越來越大，受器件電源管腳數(shù)目限制，外部電源需給內(nèi)部電路提供公共的供電節(jié)點(diǎn)，此時(shí)器件供電處的噪聲會(huì)通過內(nèi)部電路傳播，影響器件內(nèi)部工作穩(wěn)定包括晶振、PLL、延時(shí)鎖相環(huán)(DLL)的抖動(dòng)特性，AD 轉(zhuǎn)換電路的轉(zhuǎn)換精度，嚴(yán)重時(shí)甚至引起邏輯錯(cuò)誤。器件供電引腳處的噪聲主要來源于電源本身輸出紋波，器件因邏輯轉(zhuǎn)換產(chǎn)生的瞬態(tài)電流，電源無法實(shí)時(shí)響應(yīng)目的器件對(duì)電流需求的快速變化，信號(hào)通過過孔換層引起的電源噪聲。其中包括選用低紋波電源器件，在目的器件管腳處放置旁路電容作為電荷緩沖池以滿足器件對(duì)電流需求的快速變化，濾波以消除噪聲。

降低輸出噪聲VOUT(f)，需提高電源的紋波抑制和降低輸入噪聲。除選用高紋波抑制電源器件，還需要在電源參考電壓處增加合適的前饋電容。綜上,電容在電源電路中占有十分重要的地位。

電容的本質(zhì)是儲(chǔ)存電荷和釋放電荷，因此作為電荷緩沖池容易滿足器件工作電壓不隨電流和功耗的劇烈變化而變化。同時(shí)電容阻抗Z=1/(jωC)，頻率不同，電容阻抗不同。高速設(shè)計(jì)中，電源噪聲往往占據(jù)不同的頻帶，且電容并不是純粹電容，同時(shí)包含電容分量和電阻分量，如圖7所示。

圖7 電容分量示意圖

因此在選取不同電容增強(qiáng)濾波特性時(shí)，不僅考慮電容值，還應(yīng)考慮封裝和材料不同影響的其他特性。以某廠家提供的0603封裝1 μF，0603封裝0.01 μF，0402封裝0.01 μF阻抗曲線來分析，如圖8所示，顯然只選用0603封裝1 μF和0603封裝0.01 μF并未拓寬低阻抗頻帶，選用0603封裝1 μF和0402封裝0.01 μF可以拓寬低阻抗頻帶，并聯(lián)放置相同電容可以獲得更低阻抗。

圖8 并聯(lián)阻抗圖

3 驗(yàn) 證

在完成板卡基礎(chǔ)調(diào)試后，利用信號(hào)源產(chǎn)生步進(jìn)100 MHz的模擬信號(hào)，并將采集數(shù)據(jù)進(jìn)行快速傅里葉變換(FFT)，圖9為1 920 MHz模擬信號(hào)輸入下，計(jì)算得到的無雜散動(dòng)態(tài)范圍，圖10將各頻點(diǎn)得到的數(shù)據(jù)根據(jù)式(2)轉(zhuǎn)換為有效位數(shù)曲線，可以驗(yàn)證電路采樣位數(shù)在9.6～12位，發(fā)揮了AD9208性能，滿足設(shè)計(jì)要求，為后續(xù)數(shù)據(jù)處理提供了良好的平臺(tái)。

圖9 FFT數(shù)據(jù)圖

圖10 ENOB對(duì)照?qǐng)D

4 結(jié)束語

本文通過分析ADC信噪比性能影響因素，明確時(shí)鐘抖動(dòng)、信號(hào)輸入對(duì)提高ADC性能有著重要的影響，詳細(xì)分析和設(shè)計(jì)了時(shí)鐘電路、模擬信號(hào)輸入電路和電源電路。最后通過輸入各頻點(diǎn)模擬信號(hào)測試，對(duì)比AD9208手冊提供的數(shù)據(jù)，驗(yàn)證了采集電路性能，為后續(xù)數(shù)據(jù)處理打下了基礎(chǔ)。