基于ADC12D1800RF的射頻采樣設計

中國電科四創電子股份有限公司 夏 丹 倪文飛 崔 揚

以往由于受數字器件發展水平的限制，中頻采樣是雷達接收的主流方案，但此類型接收機需配套復雜的模擬設備，因此提升了產品成本。隨著微電子技術和芯片工藝的發展，射頻采樣技術已經可以應用于雷達接收設備。為了實現雷達接收機直接射頻采樣技術，減少硬件設備量，降低成本、提高可靠性，開展射頻采樣數字接收的研制。

射頻采樣可以實現對L波段射頻直接采樣功能，數字接收可以有效減少模擬電路的老化和參數漂移，避免了模擬混頻器帶來的交調失真和寄生信號等問題，射頻采樣模塊簡化了射頻前端，設備在順應小型化趨勢的同時使系統擁有更高的可靠性和穩定性。

本文通過以下技術方案實現的：

射頻采樣數字接收模塊功能框圖如圖1所示。系統主要由ADC、FPGA、光纖和網絡通信接口等芯片組成。模數轉換電路通過ADC芯片ADC12D1800RF實現。FPGA芯片負責對ADC輸出信號進行數字基帶處理，產生的IQ基帶信號最終通過光纖與網口實現數據傳輸。

圖1 射頻采樣數字接收模塊系統框圖

該模塊主要由ADC電路，FPGA硬件電路，電源電路，光纖傳輸電路組成。射頻采樣模塊盒體采用防銹鋁材料，盒體電源穩壓器和FPGA電路功耗較大，在設計上蓋板時通過安裝壓塊將穩壓器和FPGA上的熱量傳遞給整個盒體，提高散熱效率。盒體有集成電路在設計蓋板時考慮安裝高度。模塊的輸入輸出信號、AD時鐘輸入等都使用了直插式SMA連接器，結構形式便于測試和連接。

模數轉換是射頻采樣模塊的核心組成部分，其主要功能是實現模擬信號的數字化，ADC芯片的性能在很大程度上決定了后續處理的方式和速度。由于ADC芯片的采樣率和分辨率不可同時兼得，在綜合考慮系統的采樣率和有效位數的基礎上，本設計選取ADI芯片ADC12D1800RF實現。該芯片為12位的ADC芯片，最大采樣速率3600MHz，其模擬輸入帶寬可達3000MHz，滿足對輸入頻率1200-1400MHz信號采樣要求。芯片采用LVDS電平傳輸格式，其最大信號輸入（10dBm）ADC電路由信號輸入匹配電路、時鐘輸入電路、電源驅動電路等組成。

本設計中的FPGA主要用于接收機數字前端的功能、通信接口收發等功能。在數字下變頻部分會使用大量的邏輯資源和乘法器資源。因此選擇Altera公司的Stratix Ⅳ系列的EP4SGX230KF40I3芯片。芯片內核0.9V供電，高速接口采用2.5V供電，低速I/O采用3.0V供電，可編程接口采用1.5V供電，光纖接口1.1V供電。FPGA主要對ADC采樣輸出信號進行數字基帶處理，同時對射頻采樣數字收發模塊進行可編程操作，FPGA設計在整個模塊中至關重要。

圖2 ADC輸出信號仿真

圖3 IQ輸出信號仿真

射頻信號經過ADC采樣后如圖2所示，經過DDC數字下變頻，再選用CIC濾波器作為第一級抽取濾波器。單級CIC濾波器旁瓣電平比較大，為了增大阻帶衰減，設計采用5級CIC濾波器級聯的方法解決。第二級選用FIR濾波器優化帶內平坦度及增大阻帶衰減。最后輸出IQ信號。

ADC信噪比由3種不同因素決定，其計算如式(1)所示：

AD12D1800RF是12位ADC芯片，所以SNRQuantizatiar_Noise為72dB。在式(1)中，而SNRJitter主要影響高輸入頻率信號的信噪比。SNRJitter根據采樣抖動而計算得到，其計算如式(2)所示：

抖動時間tjitter由兩種不同因素決定：器件自身孔徑抖動（200飛秒），由時鐘輸入緩存噪聲決定；外部時鐘抖動；模擬輸入信號抖動。tjitter計算如式(3)所示：

通?？刹捎酶哔|量采樣時鐘來降低外部時鐘抖動，也可通過在時鐘輸入端放置帶通濾波器來改善。在L波段射頻采樣模塊中，ADC采樣時鐘通過高質量時鐘源輸入，在保證時鐘信號950MHz質量的情況下，通過對區間1900MHz的相位噪聲進行積分計算可大致計算出ADCSNR約為53.46dBFS。

射頻采樣數字接收模塊的動態范圍指標為大于70dB，其計算如式(4)所示：

fs為1900MHz，B為模擬輸入信號帶寬（2MHz），因此可計算出動態范圍滿足設計要求。仿真圖如圖3所示。

結論：輸入信號為1400MHz，由仿真結果可知，IQ信號的SNR改善值為26.6dB，與理論值大致相同，因此DDC設計方案滿足設計要求。綜上所述，本設計可以實現對L波段射頻直接采樣功能，最終IQ數據通過光纖輸出。