基于體區自適應偏置技術的5G基站射頻開關研制

寧靜， 王彥博， 陳丹妮， 許晟睿， 段小玲

(西安電子科技大學 微電子學院， 陜西 西安 710071)

0 引言

目前投入使用的5G通信基站均以半雙工的方式收發移動信號，利用射頻開關完成收發動作的切換[1-2]。5G信號的通信質量取決于射頻開關芯片的承受功率和插入損耗，平均承受功率越大、插入損耗越低，信號質量越高。早期基站所采用的射頻開關大多使用基于GaN工藝的pin結構形式的芯片，最高可承受幾十伏的電壓，但這種芯片表面積較大,過于占用空間，采購成本高、性價比低。此外，其運行所需電平值高于20 V，增加了系統的整體集成難度[3-5]。為此，本文提出并設計了一種基于體區自適應偏置技術的5G基站射頻開關，通過體區自適應偏置技術的開發取消了開關管體區的偏置電阻，引入并聯電容補償技術提高射頻開關的輸入功率并降低其插入損耗。目前該射頻開關已投入使用并在基站的信號穩定和能耗止損方面發揮了較大的作用。

1 射頻開關總體設計

1.1 NMOSFET結構

依據SOI CMOS射頻工藝的模式，NMOSFET的架構由上到下分別為有源層、絕緣層與襯底層，其中，絕緣層用于阻止其它兩層產生電連接，基于SOI CMOS工藝的NMOSFET結構，如圖1所示。

圖1 SOI NMOSFET結構

電連接的縱向隔離通過SIO2實現，橫向隔離則可利用隔離槽、局部氧化、臺階刻蝕等方式實現，SIO2絕緣性能良好，各器件間發生耦合的概率很低，器件絕緣于襯底，杜絕了閂鎖效應的發生。

在圖1所示的NMOSFET結構下，由于SIO2絕緣層的存在，器件開始運行時殘留的硅結構形成了一個電浮空的環境并因此產生浮體效應。在這種情況下漏擊穿電壓值變小，亞闕值區的電特性會偏離正常特性曲線，為此本文設計了一種T形柵形式的SOI NMOSFET結構，以體接觸的方式清理堆積的空穴，從而消除了晶體管內所產生的附體效應，該結構具體形式如圖2所示。

圖2 T形柵晶體管NMOSFET結構

1.2 總體電路設計

5G基站是在半雙工模式下進行信號收發的，收發動作的切換依靠射頻開關實現，信號收發過程如圖3所示。

圖3 基站信號收發原理圖

射頻開關天線負責接收射頻信號，開關發射鏈路上的承受功率均值在15 W以上，因此芯片的功率承受能力是射頻開關的關鍵性能指標之一。

為了實現性能優化，本文射頻開關設計的結構形式如圖4所示。

圖4 SOI射頻開關設計結構圖

晶體管柵極的運行電壓為±2.5 V，在電壓大幅擺動的條件下實現了較低的損耗和較好的隔離效果。為了給芯片提供一個簡約的工作環境，芯片中集成了驅動器、負壓生成電路和線性穩壓器，通入3—5 V的運行電壓進行信號收發控制。

1.3 射頻電路設計

基于SOI工藝的MOS晶體管源所輸出的漏擊穿電壓值在3 V左右，在大功率的輸出環境中，為保證晶體管不會被擊穿破壞，可以采取多個晶體管分攤電壓的方式來增強射頻開關功率承載的能力。多晶體管SOI射頻開關的結構形式如圖5所示。

圖5 多晶體管SOI射頻開關設計結構圖

在射頻開關中以并聯的方式設置了30個并聯開關管，即P1—P30，同時設置了30個串聯開關管S1—S30。電路關斷時，電路分支中的并聯接地電路能夠保證電路的徹底隔離，同時，由于寄生電容的存在，插入損耗會有所升高。

對于5G通信基站，每個鏈路的信號最大收、發功率分別為0.5 W和15 W。系統工作過程中的電壓可通過下式進行計算為式(1)、式(2)。

(1)

(2)

式中，Vpeak與Vmax分別代表平均功率對應的最大電壓和失配條件下的最高耐受電壓。在實際運行中系統失配時VSWR(電壓駐波比)值為5∶1，信號發射鏈路電壓最高值為74.5 V，接收鏈路電壓最高值為11.8 V。若單個晶體管分攤電壓值為2.5 V，則可通過式(1)、式(2)推算出發射鏈路所需堆疊器件的數量為30個，接收電路為5個。

本文基于體區自偏置技術設計了射頻開關的電路。具體結構如圖6所示。

(a) 傳統結構

圖6中的RC代表柵串聯電阻;RS與RB則分別代表源漏并聯電阻和體區串聯電阻。在自偏置結構下取消了偏置電阻進行體區的偏置，PMOS晶體管通過二極管連接，而該晶體管又是開關管柵極和體區的連接器件。開關管接通時，MP2溝道的阻抗值相較于傳統結構下的偏置電阻阻抗值要高出許多。因而能夠實現體區和其余電路的隔離。

通過仿真實驗獲得的傳統偏置結構和體區自偏置結構的插入損耗曲線,如圖7所示。

圖7 傳統結構與自偏置結構插入損耗對比圖

通過兩組曲線的對比結果可見，采用自偏置結構能夠大幅減小開關管的導通電阻值，降低晶體管插入損耗。

增加發射鏈路串聯分電路中器件的柵寬度能夠進一步降低插入損耗，同時，并聯分電路寄生電容對鏈路插入損耗和隔離性能的影響需要縮短發射鏈路并聯分電路的柵寬度。然而，寄生電容效應的發生使得射頻開關關閉后的電壓震蕩幅度很難平均分配至所有的NMOS晶體管源漏。器件體積越小，數量越多，電壓的分配越不平均，級數靠前的晶體管分擔電壓的擺幅越大，級數靠后則對應的分擔電壓擺幅越小，失配情況下的電壓擺幅波形,如圖8所示。

圖8 電壓失配波形仿真圖

在失配的情況下，增加串聯晶體管的個數或擴大器件的體積都會引起芯片面積的增大，如果持續增加串聯晶體管數量會加劇失配的發生頻率，無益于射頻開關承受功率的提高。

射頻開關的芯片在通過天線接收大功率信號時，接收鏈路的分電路以及發射鏈路的并聯分電路在同時承擔高峰值電壓震蕩。為此本文通過為分電路級數考靠前的NMOS晶體管增加并聯寄生電容的方式對射頻開關進行了改進設計，且其電容值是逐級減小的。優化后的結構如圖9所示。

圖9 優化后的射頻開關結構設計圖

基于寄生參數獲得仿真計算結果，進而重新選擇電容值C1—CM(M為并聯電容級數)，以調整各級晶體管分擔的電壓震蕩。獲得并聯補償的電壓震蕩波形如圖10所示。

圖10 優化后電壓震蕩仿真波形

由上圖可見，每級晶體管的電壓震蕩幅度差值均小于0.1 V，射頻開關電路的功率承載能力大幅增強。

2 改進設計測試及結果分析

經過本文改進設計后的射頻開關使用的是180 nm規格的SOI CMOS工藝芯片，該芯片外形尺寸為1.90 mm×0.98 mm。測試用PCB電路板，該板為4層羅杰斯4 350板材結構，底層接地且整體材料為銅，用過燒結工藝與金屬盒體連接，以此保證大功率信號輸入測試條件下電路板的散熱性能良好。射頻線的連接方式為共地波導連接，其優勢在于能夠大幅提高電路板收發信號過程中的隔離度，以獲取真實的隔離度測試結果。在電路板的關斷端口處安裝了50 Ω的電阻，以減少射頻信號在周圍環境中的反射。

射頻開關芯片的運行電壓為3.3 V，運行邏輯控制電壓為0—1.8 V，模擬電路的工作范圍均包含在亞闕值區內，靜態條件下運行電流值為90 μA。通電運行后對各項指標值進行采集，其中收發端口的插入損耗數值曲線如圖11所示。

圖11 收發端口插入損耗

在3.5 GHz的信號收發頻率下，收發鏈路的插入損耗分別為0.43 dB和0.49 dB。

天線收發端口隔離度曲線如圖12所示。

圖12 天線收發端口隔離度

在3.5 GHz的信號收發頻率下，天線收發端口隔離度數值為38 dB。

開關切換所需時間如圖13所示。

圖13 天線收發端口隔離度

由圖13可見，本文所設計的射頻開關的開關切換耗時為1 μs。

在常溫環境下，射頻開關發射鏈路長時間穩定運行時功率最大耐受值超過43 dBm，在0.1 dB壓縮點發射功率的峰值為47 dBm；射頻開關接收鏈路長時間穩定運行時功率最大耐受值超過30 dBm，在0.1 dB壓縮點發射功率的峰值為31 dBm。

3 總結

本文針對傳統5G通信基站射頻開關所存在的芯片面積過大、性價比較低、不易集成于系統等問題，本文基于體區自適應偏置技術設計了一種采用SOI CMOS工藝芯片的射頻開關。介紹了射頻開關的總體電路架構，詳細闡述了射頻電路的設計過程，以體區自適應技術的應用取代了體區偏置電阻的設置，以并聯電容補償優化方案提高了信號收發鏈路的功率承受能力，降低了收發端口的插入損耗，最后通過測試數據驗證了所設計射頻開關的技術先進性和實用性。本文的射頻開關優化設計方案能夠為5G基站性能的提升與損耗的降低提供有價值的技術參考。