基于AD9914的多參數可控頻率源設計

2021-06-16 06:43:54曾超林李希密尹紅波王洪林

艦船電子對抗 2021年2期

關鍵詞：信號

曾超林，李希密，尹紅波，王洪林

(中國船舶重工集團公司第七二三研究所，江蘇揚州 225101)

0 引言

在現代雷達系統和電子對抗設備中，頻率源起著無可比擬的作用。傳統的頻率合成器波形單一，參數不可調節，無法適應現代戰場復雜多樣的電磁環境，而基于現場可編程門陣列(FPGA)+直接數字頻率合成(DDS)技術的DDS設備具有參數可控制，發生方式簡單，靈活多樣等優點，能夠快速實現復雜的波形發生系統[1]。

DDS是一種新型的頻率合成技術，具有相對帶寬大、頻率轉換時間短、分辨率高和相位連續性好等優點，較容易實現頻率、相位以及幅度的數控調制，廣泛應用于通信領域。

基于DDS的以上特點，選用ADI公司的多功能集成芯片AD9914完成了多參數可調節的頻率源設計。

1 硬件設計

整個系統電路如圖1所示，包括上位機、外部控制模塊、FPGA外圍電路、AD9914電路、時鐘管理電路、低壓差分信號(LVDS)驅動電路、電源管理、遠程加載模塊以及濾波電路。

圖1 系統結構框圖

1.1 系統工作原理

上位機軟件使用RS232串口實現計算機和外部控制模塊的信息交換，它按照通信協議向控制模塊發送不同的指令，Xilinx FPGA加載AD9914，從而使頻率源處于合適的工作狀態。

外部控制模塊采用Intel公司的EPM570T144I5作為主芯片，產生波形觸發信號，負責通用異步收發傳輸器(UART)信號向串行外設接口(SPI)信號的轉換，并將頻率源的狀態信號上報給上位機軟件。為了保證信號傳輸成功并且降低信號之間的串擾，選用MAX9122芯片將單端信號轉成差分LVDS信號，LVDS在2根導線中都傳輸了電壓，具有很好的抗干擾性。

Xilinx FPGA型號為XC6SLX100，它工作時僅需3.3 V供電，供電方式簡單，有利于模塊的小型化。此外，BANK2同時支持低壓TTL(LVTTL)和LVDS 2種電平標準，將外部輸入的LVDS信號接入BANK2，利用FPGA內部輸入緩沖器完成電平轉換工作。

由于FPGA芯片一般不能掉電保持固件，因此需要外部FLASH存儲FPGA固件，在上電的時候再將固件配置到FPGA中。同時,使用了1片遠程加載芯片，它采用封裝內系統(SIP)技術集成了單片機和千兆以太網物理層，將JTAG鏈路轉換成網口信號，可以遠程升級代碼，具有體積小、易于遠程維護升級等突出優勢，極大降低了外場試驗、微波暗室等條件下雷達整機調試的難度。

溫度傳感器型號為DS18B20，測溫精度達到0.1 ℃，測溫范圍在-70 ℃～+150 ℃之間。DS18B20采用單一數字總線通信，僅需使用一個輸入/輸出(IO)資源，便能實現環境溫度的監測。

1.2 DDS原理

AD9914內部的DDS結構如圖2所示。

圖2 DDS基本結構圖

由圖2可知，DDS主要由相位累加器、相位調制器、波形數據表以及D/A轉換器組成。相位累加器由N位加法器與N位寄存器構成，它輸出的數據就是合成信號的相位。相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數據作為波形存儲器的相位采樣地址，這樣就可以把存儲在波形存儲器里的波形采樣值經查表找出，完成相位到幅度的轉換，并通過在采樣點序號上加一個相位控制字實現相位的調整，最后由波形存儲器輸出數據，并由幅度控制字調節數據大小。波形存儲器的輸出數據送到D/A轉換器，由 D/A 轉換器將數字信號轉換成模擬信號輸出。若DDS的時鐘頻率為Fclk，頻率控制字為1，則輸出頻率Fout=Fclk/2N，這個頻率是1個基頻。若設頻率控制字為B，B只能是整數，且有以下公式：

(1)

理論上由以上3個參數就可以得出任意頻率和幅度的輸出波形，且可得到頻率分辨率由時鐘頻率和累加器的位寬決定。參考時鐘頻率越高，累加器位數越多，輸出頻率分辨率越高。

1.3 AD9914工作方式

AD9914共有5種工作模式[2-3]，本文使用了并行數據端口模式、PROFILE調制模式和數字斜坡調制模式。在并行數據端口模式中，DDS的控制參數直接由32位并行端口調制，功能引腳F0～F3定義了32位并行端口控制DDS的哪個參數。此種模式適用于相位編碼信號的產生。

在PROFILE調制模式中[4]，DDS控制參數直接由32位并行端口控制，利用外部PROFILE控制引腳PS0～PS2選擇整機想要的PROFILE，實現對DDS控制參數的調制。若需要對幅度參數進行調節，需要開啟外部輸出幅度鍵控引腳OSK。此種模式適用于脈沖調制，當不需要輸出波形時，配置幅度控制字對應的PFOFILE為最小值；當需要輸出波形時[5-9]，配置幅度控制字對應的PFOFILE為最大值。

在數字斜坡模式中，DDS控制參數由數字斜坡發生器DRG直接提供，斜坡發生參數由并行IO端口控制，它控制著斜坡的上升和下降斜率、斜坡上下限值、上升和下降的步長和步率。通過并行編程方式對AD9914內部寄存器進行配置，即可控制DRG的各種參數[10]。

選用數字斜坡模式中的非駐留斜坡高位和非駐留斜坡低位產生正負線性調頻信號。在非駐留斜坡高位模式中，斜坡方向引腳DRCTL正向轉換時，啟動正斜坡斜率，在達到上限值之前會始終以正斜率斜坡輸出，達到上限值之后會立即跳轉到下限值，如果工作參數不變，DRG會始終保持該限值輸出。非駐留斜坡低位工作方式與高位類似，這里不做贅述。利用非駐留斜坡和PROFIL模式，能夠實現線性調頻脈沖信號的發生。

2 軟件設計

采用Verilog HDL硬件描述語言，并借助Xilinx公司ISE14.7開發軟件完成了代碼編寫，軟件框架按功能劃分為3個部分，包括報文接收模塊、報文處理模塊以及波形發生模塊，其結構如圖3所示。

圖3 軟件基本結構圖

2.1 報文接收模塊

頻率源和外部控制模塊之間采用LVDS進行時鐘信號、觸發信號的傳輸。本設計采用Xilinx公司提供的原語將差分信號轉換成單端信號，實現輸入信號的緩沖。使用IBFGDS將差分時鐘信號GCLK_P，GCLK_N轉換成單端信號，再用BUFG實現時鐘信號的全局緩沖，使它的時鐘延遲和抖動最??；使用IBFDS將差分觸發信號TRI轉換成單端信號。

整個頻率源系統主時鐘的頻率為120 MHz，為了確保系統的穩定性，需要對全局時鐘進行約束，在ISE的UCF文件中添加時序約束語句：TIMESPEC TS_CLK_P=PERIOD “CLK_P” 120 MHz HIGH 50%。

SPI模塊用于向外部發送頻率源狀態信息，并接收單端SPI報文信號。本設計采用右移操作實現SPI數據的接收：首先定義一個256位的寄存器Rx_Data_Reg[255∶0]，當片選信號CS為低時，開始接收數據，時鐘信號SCK的下降沿每來1次，將數據{MOSI,rxd_data_reg[255∶1]}整體右移1次，當CS為高時，將Rx_Data_Reg賦值給Rx_Data，更新一次接收到的報文數據，并將Rxd_Flag置高。

2.2 報文解析模塊

報文解析模塊將報文信息解析，得到報文頭、頻率源的頻點信息Fre、工作模式信息Mode和校驗以及報文尾，和校驗為所有字節相加并加1，如果和校驗正確，則將報文信息發送給下級AD9914模塊。

2.3 波形發生模塊

波形發生模塊是整個軟件設計的核心部分，它包括波形參數模塊、相位參數模塊、AD9914模塊和數據匹配模塊。其中，波形參數模塊使用了FPGA內部的查找表，它寄存了不同工作模式下DDS的各種調制參數，包括調頻時間tFM、調頻帶寬BFM、數字斜坡下限值NDLIM、數字斜坡上限值NULIM、數字斜坡頻率步進sSTEP和時間步進sTIME，參數值均根據Mode樣式來設置。為了保證線性調頻的效果，這里按照最小數字斜坡時間步進調節，即sTIME固定為1，其余數字斜坡參數計算公式如下：

NULIM=(F0+BFM/2)·1 491 308

(2)

NDLIM=(F0-BFM/2)·1 491 308

(3)

(4)

式中：F0為中心頻點；fsysclk為AD9914參考時鐘頻率。

Phase_Rom模塊存儲了偽隨機相位編碼，這里使用EXCEL產生512位偽隨機相位編碼，調用ISE里的Block Memory Generator IP核，將其設置成單端口只讀存儲器(ROM)，并且設置ROM的深度和數據位寬與Coe文件對應，將Coe文件添加至此單端口ROM。

AD9914模塊根據輸入的頻點信息、工作模式、調頻帶寬、調頻時間、重頻等信息，配置AD9914的內部寄存器，使其輸出對應的波形。

AD9914模塊包含了多波形發生器的加載，其中波形樣式分為點頻、正線性調頻、負線性調頻、相位編碼4類，每類波形均對應1個線性序列機。根據線性序列機的思想，使用1個計數器不斷計數，每個計數值都會對應1個時間，該時間符合操作信號的時間刻，并對該信號進行操作，從而完成AD9914內部寄存器的加載，下面將以正線性調頻為例，介紹AD9914寄存器的配置流程。

(1) 地址0x0F：使能自動數模轉換器(DAC)校準，觸發內部校準程序，從而優化DAC內部時序的建立和保持時間，校準失敗會影響功能和性能，因此校準時間需要滿足一定條件：

(5)

式中：fs為AD9914參考時鐘頻率。

(2) 地址0x01：對輸出幅度調制時，需要置位外部OSK使能和OSK使能。

(3) 地址0x05：并行端口的頻率、相位和幅度會通過不同的路徑傳達給DDS內核，導致不同的傳播延遲，因此，本文調制多余1個參數時需要置位匹配延遲使能位，從而均衡并行端口至DDS內核的每個DDS參數。此外，還需置位SYNC_CLK，它是并行端口的數據時鐘，同時還作為FPGA的輸入時鐘。

(4) 地址0x07：使能數字斜坡非駐留高位。在數字斜坡非駐留高位操作期間，DRCTL引腳正向轉換時，會啟動正斜率斜坡，頻率到達上限值時，DRG會自動掉到下限值。

(5) 地址0x11：設置數字斜坡下限值低16位。

(6) 地址0x13：設置數字斜坡下限值高16位。

(7) 地址0x15：設置數字斜坡上限值低16位。

(8) 地址0x16：設置數字斜坡上限值高16位。

(9) 地址0x19：設置數字斜坡頻率步進低16位。

(10) 地址0x1B：設置數字斜坡頻率步進高16位。

(11) 地址0x21：設置數字斜坡速率。

其余波形樣式寄存器加載方式與此方式類似，這里不做贅述。

將功能引腳F0～F3配置為全0，通過并行編程實現對AD9914寄存器的加載，寫入時序圖如圖4所示。

圖4 并行編程寫入時序圖

所有的寄存器配置完成后，并行端口數據并不會發送給DDS內核，需要置位IOUPDATE引腳，數據才會發送到DDS內核。當外部控制設備的同步觸發脈沖TRI來臨之后，將DRCTL引腳由0置為1，保持至少2個周期之后再置為0，并使能幅度控制引腳OSK，AD9914開始輸出，當滿足調制時間之后，將OSK管腳拉低，AD9914停止輸出，1次調制周期結束，系統等待下一個同步觸發脈沖的到來。