單光子探測蓋革雪崩焦平面用低抖動多相位時鐘電路設計

劉 煦 李云鐸 葉聯華 黃張成 馬英杰黃松壘* 方家熊

①(中國科學院上海技術物理研究所 傳感技術聯合國家重點實驗室 上海 200083)

②(中國科學院上海技術物理研究所 中國科學院紅外成像材料與器件重點實驗室 上海 200083)

③(中國科學院大學 北京 100049)

1 引言

單光子探測技術可應用于3維測距[1]、3維成像[2]、熒光壽命成像[3]，是一種具有廣泛應用前景的3維探測技術。蓋革雪崩光電二極管具有單光子探測靈敏度[4，5]，基于該類型二極管陣列的無掃描激光雷達具有探測靈敏度高、光機結構緊湊、探測效率高等優勢，正逐漸成為一種重要的激光雷達技術方案[6，7]。

探測系統通過計量光子飛行時間(Time of Flight，ToF)計算距離，激光器向被測場景發出激光并啟動計時器計時，激光到達被測物體后返回，探測器接收到回波信號停止計時，通過光子飛行時間可計算探測距離。ToF由蓋革雪崩焦平面內的讀出電路(ReadOut Integrated Circuit， ROIC)芯片記錄、存儲和輸出[8]，其中時間-數字轉換電路是ROIC內的關鍵模塊，決定蓋革雪崩焦平面的時間分辨率[9，10]。隨著讀出電路陣列規模增大，時鐘信號經過復雜路徑傳遞到每個像素單元存在延遲不匹配、時鐘偏斜等問題[11]，導致各像素計時不均勻、計時精度惡化等問題。為解決時鐘偏斜問題，大多數高速系統采用鎖相環(Phase Locked Loop， PLL)或者延遲鎖相環(Delay Locked Loop， DLL)獲得穩定的高速時鐘信號[12，13]。與PLL相比，DLL不會累計相位誤差且為單極點穩定系統，具有更好的抗抖動性能和穩定性[14]，因此低抖動、快速鎖定的DLL更適用于蓋革雪崩單光子探測系統的計時需求[15]。此外，考慮到高速時鐘信號對路徑延遲有更嚴格要求，為提升全局像素計時的一致性，需設計滿足陣列應用的時鐘樹結構使得時鐘信號能夠等延遲到達每個像素單元。

本文提出一種可用于64×64規模蓋革雪崩焦平面的時鐘電路，采用DLL和時鐘樹方案，經壓控延遲鏈(Voltage Control Delay Line， VCDL)生成的多路分相時鐘，通過時鐘樹可等延遲到達每個像素供后續時間數字轉換器使用，提升各像素計時均勻性，實現中等規模面陣亞納秒計時，完成驗證和設計。

2 系統結構與時鐘網絡分析

2.1 系統整體結構

應用于蓋革雪崩焦平面的時鐘電路結構如圖1所示，由延遲鎖相環和時鐘網絡組成，CLKR為輸入參考時鐘，CLKD為壓控延遲鏈的輸出時鐘，CLKR_SYN和CLKD_SYN是經過啟動-復位電路后輸出的有效時鐘，UP和DN控制電荷泵充放電。CLKR經VCDL生成多路分相時鐘供各像素使用，分相時鐘通過時鐘樹網絡等延遲進入每個像素單元，提升陣列內各像素計時均勻性。

圖1 時鐘電路結構

圖2 延遲鎖相環小信號噪聲模型

DLL為單極點穩定系統，具有低抖動、低相位噪聲等優點，其結構如圖2所示，通過s域模型，可對DLL進行頻域分析，其傳遞函數可表示為

單極點系統為無條件穩定系統，其環路帶寬如式(3)所示，提升主極點頻率，能夠加快環路的鎖定過程，但是環路的抗抖動性能會下降，合理選取主極點頻率，通常應滿足ωN≤(1/10)ωCLK條件[15]。對于DLL系統，頻域噪聲在時域上反映為其抖動特性，分別計算各個模塊引入噪聲的傳遞函數并相加即為總噪聲。

DLL各模塊的噪聲特性如表1所示，輸入信號噪聲呈現全通特性，DLL無法抑制輸入信號引入的噪聲，為降低輸入信號噪聲對信號的影響，應使用頻譜純度高、抖動低的時鐘源。鑒相器和電荷泵的噪聲呈現低通特性，由這兩個模塊引入的高頻噪聲能較好地被抑制，如果要降低鑒相器和電荷泵噪聲對輸出信號的影響，可以降低DLL的環路帶寬，但是過度降低環路帶寬會導致鎖定時間增加。壓控延遲鏈與環路濾波器的噪聲為高通特性，適當增加環路帶寬可抑制高頻噪聲對輸出信號的影響。DLL各模塊需根據應用環境，綜合考慮各種矛盾因素折中設計，由于輸入噪聲為全通特性，其對DLL系統輸出噪聲的影響較為顯著。

2.2 時鐘網絡分析

在面陣應用中，各像素均勻計時十分重要，只有當時鐘信號等延遲到達每個像素單元才能提升各像素計時均勻性，全局時鐘網絡是蓋革APD讀出電路的重要模塊，該模塊使時鐘信號等延遲到達每個像素單元。時鐘網絡的信號偏移，決定全局電路的數據輸出速率和最高工作頻率，需有較低的時鐘偏移；時鐘網絡的信號高速、頻繁切換，在全局電路中占據較大的功耗比重；在高速應用環境下，時鐘網絡內部分緩沖器、反相器尺寸較大，電源網絡中會出現較大瞬態功耗，襯底耦合較大的電流噪聲，高效合理的布局對于提高時鐘質量十分重要。時鐘網絡由大量的緩沖器、反相器構成，其功耗主要由靜態功耗、動態短路功耗、各節點翻轉功耗3部分組成，可表示為

P0表示單位緩沖器的靜態功耗，N表示時鐘網絡中插入的緩沖器數量，Mi表示第i級緩沖器尺寸相對于單位緩沖器的倍數，fref表示時鐘網絡的工作頻率，τ為信號上升/下降時間，α為節點轉換因子，C0為單位長度互連線電容，Lt為互聯線總長度。

根據式(5)可知，緩沖器的尺寸和布局規劃對于時鐘網絡的功耗起著重要作用，在滿足應用需求的條件下，需限制緩沖器的尺寸。功耗與時鐘頻率之間為線性關系，高頻時鐘只有在對光子計時才需要傳遞到面陣內，在數據輸出時，可通過門控結構關閉高頻時鐘，使高頻時鐘不會傳遞到陣列內部；對于較長的信號走線，為滿足應用需求的上升/下降時間，需插入多級緩沖器，兩級反相器的傳輸效果等效于緩沖器的傳輸效果，但是功耗更低，在匹配的情況下，部分信號傳輸路徑緩沖器、反相器配合使用，降級功耗。調整信號走線的尺寸，降低節點的寄生電容和信號上升、下降時間，進而降低時鐘網絡的功耗。

表1 DLL各模塊噪聲特性

3 關鍵電路設計

3.1 帶防失鎖功能的雙邊沿觸發型鑒相器

復位后，如果參考時鐘與延遲鏈輸出的時間差小于0.5倍時鐘周期或者大于1.5倍時鐘周期，會導致DLL失鎖或者進入諧波鎖定狀態。如圖3所示，基于邊沿檢測技術，設計一款可應用于8級延遲鏈的防失鎖電路，DLLCLK0作為D觸發器的輸入，抽取延遲鏈的第2， 4， 6級時鐘作為D觸發器的時鐘。Q2， Q4， Q6配合組合邏輯電路，判斷是否滿足鎖定條件，Work信號輸出為1表明滿足鎖定條件，如果不滿足鎖定條件，Charge和Down信號將控制電荷泵充放電直到參考時鐘和延遲鏈輸出時間差滿足鎖定條件。復位電路采用異步復位同步釋放電路配合DLL鎖定，避免復位過程中出現不穩定態或者亞穩定態，導致電路功能異常。

如圖4所示，雙邊沿觸發型鑒相器由一個上升沿觸發型和一個下降沿觸發型鑒相器組合而成，上升沿觸發型鑒相器由改進TSPC型觸發器和與非門構成，復位信號RST置低，鑒相器復位，復位信號RST置高，鑒相器正常工作。與非門能增加UP和DN信號反饋到輸入端的延遲，減小鑒相器的死區時間。下降沿觸發型鑒相器同樣由TSPC型觸發器和邏輯門電構成，復位信號RST置低，鑒相器復位。RST置高觸發器解復位，鑒相器正常工作。兩鑒相器的輸出信號通過后續的組合邏輯生成電荷泵的UP和DN信號，加速環路鎖定。

圖3 具有防失鎖功能的啟動-復位電路

雙邊沿觸發型鑒相器配合啟動-復位電路工作時序如圖5所示，復位后，VCDL的控制電壓放電至零電平，CLKR與CLKD的相位差必然低于Tref、CLKD_SYN的上升沿先出現，環路濾波器的輸出電壓VCTRL逐漸上升，延遲時間逐漸增加，直至相位差滿足鎖定條件。

3.2 差動型電荷泵

如圖6所示，電荷泵采用差動工作模式[16]，在輸出電壓變化相等的條件下，提高電荷泵的輸出阻抗有利于抑制失配電流，因而采用共源共柵型電荷泵結構。為防止因Vm下降至0導致左右支路電流不匹配，加入跟隨器使Vctrl與Vm點鉗制在相同電位，減小電荷泵失配。Vm電位跟隨Vctrl，當電荷泵充放電狀態切換時，電路能夠快速建立穩定的充放電電流路徑，提高電荷泵響應速度。

3.3 壓控延遲鏈

壓控延遲鏈為8級延遲鏈，DLL鎖定后，輸入信號與輸出信號的上升沿對齊，多級延遲鏈可以均分參考時鐘周期，延遲鏈的級數為n，可對參考時鐘周期Tref長度n等分[14]，在某一時刻對延遲鏈的分相時鐘采樣，對采樣數據解碼后，理論上可通過DLL實現TLSB=Tref/n計時精度。

單級延遲單元的上升時間與下降時間在設計上難以實現完全匹配，每級延遲結構由兩級延遲單元構成，則每級延遲結構的延遲時間為上升時間與下降時間之和。差分延遲鏈的每級延遲由兩級延遲單元級聯而成，差分延遲信號的延遲時間能夠更加匹配。

圖4 雙邊沿觸發型鑒相器

圖5 帶復位-啟動功能鑒相器時序圖

圖6 差動型電荷泵

圖7 多級差分壓控延遲鏈

差分延遲單元電路如圖7所示，與單端結構相比，差分結構能夠更好地抑制共模干擾，降低共模噪聲對電路性能影響。NMOS管M1和M2為信號輸入管，控制電壓Vctrl改變，進而改變二極管結構的M3、M5負載管的充放電電流，改變每級單元的延遲時間，延遲時間隨Vctrl增加而增加，M5、M6為正反饋電路，加快充放電時間。

為覆蓋不同的延遲時間，設計兩條延遲鏈結構，分別為慢延遲鏈和快延遲鏈，以適應不同的延遲需求，延遲鏈延遲時間與控制電壓的關系如圖8所示，兩條延遲鏈的延遲時間范圍存在一定的交疊以滿足較好線性度的需求。

3.4 時鐘網絡結構

根據式(8)和式(9)可知，只有在各節點的延遲時間和寄生電容一致的情況下，時鐘才能等延遲到達每個像素單元，因此時鐘網絡內信號到達每個節點的路徑需保持高度一致。

圖8 延遲時間-控制電壓關系曲線

以H 型時鐘樹為基本結構構建時鐘網絡，4×4規模的H型時鐘樹結構如圖9所示，輸入節點為根節點，末端為葉節點，每個葉節點驅動4個像素單元，由H型時鐘樹的結構可知，信號進入根節點后，保持高度一致性路徑到達每個葉節點。

時鐘網絡中緩沖器的層次如圖10所示，信號從根節點到葉節點，經歷多級緩沖器，每一級緩沖器的驅動負載不相同，由外到內，緩沖器的驅動負載逐級降低。根據不同節點處負載電容的大小，在滿足信號傳輸需求的情況下，選擇不同驅動能力的緩沖器。

圖9 4×4規模H型時鐘樹結構

圖10 64×64時鐘網絡布局

在計時過程中，時鐘信號頻繁翻轉，網絡內部多級緩沖器會產生較大瞬態電流，電流噪聲耦合到襯底，為避免耦合電流對像素內部電路造成較大干擾，每個像素單元外圍各留出10 μm通道，時鐘網絡只在通道內部布局，降低時鐘網絡對其他電路模塊的干擾。面陣內各像元計時均勻，4路DLL分相時鐘信號和1路全局開始信號需通過時鐘網絡引入各個像元，5路信號等間隔排布且每路信號之間的間隔為4 μm，避免因為距離太近，不同信號之間引入較大串擾。

4 后仿真與測試分析

電路采用0.18 μm標準CMOS工藝設計并流片，如圖11所示。在完成電路設計并通過前仿真驗證電路性能后，進行版圖設計并提取寄生參數后進行后仿驗證，電路采用插針網格陣列(Pin Grid Array， PGA)管殼鍵壓，測試板采用4層板結構。根據DLL的噪聲特性，輸入參考時鐘噪聲在整個帶寬內為帶通特性，選用均方根(Root Mean Square， RMS)抖動為1.5 ps的低抖動時鐘源作為參考時鐘信號。

4.1 時鐘網絡后仿真分析

選取典型應用條件250 MHz，在不同工藝角下進行后仿真，有4路分相時鐘信號和計時起始信號通過H型全局時鐘樹進入像素陣列，如圖12所示，分別在這5個像素處各選取1路信號作為葉節點并記錄后仿真延遲時間。

分相時鐘各路延時和功耗后仿真結果如表2和表3所示，受工藝影響，流片后電路實際性能可能并不是落在tt corner內，與典型工藝角存在一定的偏差。ss工藝角NMOS和PMOS都工作在slow狀態，全局時鐘從根節點進入每個像素單元延遲較大；ff工藝角NMOS和PMOS工作在fast狀態，MOS管閾值電壓較低，溝道電流，全局時鐘從根節點進入每個像素單元的延遲較小。受工藝影響，同一批次電路性能可能偏離tt corner，但是在同一工藝角內，不同葉節點的延遲時間基本一致，相對偏差很小。時鐘網絡延遲和功耗能夠滿足應用需求。

圖11 芯片鍵壓管殼測試電路板

圖12 葉節點選取位置示意圖

表2 64×64規模時鐘網絡后仿真延遲時間(ns)

表3 64×64規模時鐘網絡功耗

如表2所示，在不同的工藝角下，從根節點到達葉節點多路時鐘信號的相對延遲時間基本保持一致，分相時鐘能夠等延遲到達每個像素單元，提升像素計時的均勻性，時鐘樹總功耗在不同工藝角下未出現較大波動。

4.2 測試分析

對DLL的鎖定范圍進行測試，DLL能夠在150～400 MHz頻率范圍內鎖定，鎖定范圍內功耗與參考時鐘頻率基本呈現線性增加關系，鎖定范圍與前仿真結果相比有一定的下降，壓控延遲鏈的各節點會引入寄生電容，導致DLL鎖定頻率下降，如圖13所示。

在鎖定范圍內，各頻率點測試得到相位噪聲和RMS抖動結果如圖14(a)所示，測試結果表明，在鎖定范圍內，相位噪聲小于 —127 dBc/Hz@1 MHz，RMS抖動小于2.5 ps，能夠滿足后續計時應用需求。

鎖定后，靜態相位誤差測試結果如圖14(b)所示，靜態相位誤差47～65 ps，鎖定范圍內靜態相位誤差變化不大，靜態相位誤差大小主要與鑒相器的延遲匹配程度和電荷泵失配相關，在鎖定范圍內不會出現大幅度波動，鎖定范圍內靜態相位誤差占對應時鐘周期的比例較低。

表4 測試與后仿真總結

圖13 DLL鎖定范圍內不同頻率點測試功耗

圖14 相位噪聲/抖動、靜態相位誤差測試結果

5 結論

本文設計一款低抖動多相位時鐘電路，通過DLL壓控延遲鏈實現多級分相時鐘，多路信號通過H型時鐘樹等延遲到達每個像素單元。DLL鎖定后，多相位時鐘可實現Tref/8計時精度，H型時鐘樹能夠應用于100 μm中心距的陣列單元。采用0.18 μm CMOS數模混合工藝流片，實測DLL鎖定頻率范圍150～400 MHz。鎖定范圍內時鐘RMS抖動低于2.5 ps，靜態相位誤差47～65 ps，時鐘信號通過H型時鐘樹等延遲到達每個像素單元，有效提升各像素計時一致性，測試結果達到預期，可以進一步推廣用于中等規模蓋革雪崩焦平面的讀出電路。