基于局部優先編碼及超前求和方法的并行AD轉換器

張磊 曹敏

摘要：相比于其它方法實現的AD轉換器，并行AD轉換器由于具有非常快的轉換速度而被應用在像視頻轉換器和高速信號采樣等對速度要求非常高的場合。這種高轉換速度是使用大量的硬件電路，且占用較大的芯片面積實現的。本文提出一種并行AD轉換器設計思路，通過將AD轉換信號前端比較器輸出的數字信號分組后，對每組信號采用局部優先編碼，并對編碼后輸出的信號進行修正，然后通過超前加法器進行快速累加，從而得到最終結果。通過對比較器輸出數字信號的分組處理，能在保障轉換速度的前提下，減少使用硬件電路的數量。

關鍵詞：局部優先編碼;信號修正;超前進位累加

• 傳統并行AD轉換電路及缺點

圖1是傳統的并行AD轉換電路的內部結構，主要由三個部分組成，分別是比較電路、信號鎖存電路和編碼電路組成。其中，比較電路負責將輸入的模擬信號與分級的參考電壓信號共同輸入比較器進行比較，輸出相應的數字信號。為方便后續編碼電路對信號進行轉換時有一個穩定的輸入信號，比較器輸出信號經過鎖存器后，在時鐘沿信號的作用下鎖存器輸出該數字信號，并為編碼電路提供穩定的輸入信號。編碼電路對鎖存器輸出的信號進行優先編碼，輸出最終的數字結果。

對于通用的并行AD轉換電路，外接的模擬電壓要輸入到內部每一個比較器的一個輸入端，隨著AD轉換位數的提高，內部比較器的數量會急劇增加，這會對輸入的模擬電壓造成大幅度的衰減，導致實際輸入到比較器輸入端的模擬電壓下降，系統工作不正常。為降低這種衰減，要在內部電路增加多級緩沖電路，將外接模擬信號分成一定數量的同等級電壓的模擬信號后，在分組輸入到比較器的輸入端。

n位分辨率的并行AD轉換器，參考電壓VREF被電阻分壓后，產生相應的電壓信號依次連接到比較器的另一個輸入端，作為每個比較器的參考電壓。輸入的模擬信號與每個比較器各自分等級的參考電壓進行比較，依據電壓的大小，比較器輸出對應的數字信號，供下一級電路進行處理。在圖1中，輸入的模擬信號接入比較器的同相輸入端，經電阻分等級后的參考電壓加在比較器的反相輸入端，如果輸入的模擬電壓大于各比較器的參考電壓，比較器輸出高電平，反之輸出低電平。

各比較器輸出的數字信號加在鎖存器的輸入端，在系統控制時鐘CP上升沿的作用下，將該數字信號送到鎖存器的輸出端，給優先編碼器提供輸入信號。引入鎖存器后，能暫時保存當前各比較器的輸出信號，給優先編碼器的工作提供一個穩定的輸入信號。優先編碼器依據優先編碼的原則，對輸入信號進行轉換，將電平信號轉換成n位二進制數據輸出，完成AD轉換的功能。

傳統并行AD轉換電路對硬件的需求比較大，在通常的電路設計中，n位分辨率的AD轉換需要2n-1個比較器，通常對所需比較器的數量是固定的，硬件需求量大主要體現在信號鎖存和量化編碼兩部分電路中，2n-1個比較器輸出2n-1個數字信號，則對應2n-1個鎖存器，隨著分辨率的提高，所需鎖存器的數量急劇增加。優先編碼電路隨著輸入數字信號位數的增加，編碼電路內部結構變得非常復雜，進一步增加硬件電路的使用數量和面積的占用。因此，有必要對傳統的并行AD轉換器進行改進，在保障工作速度的前提下，降低硬件電路的使用量。

• 改進的并行AD轉換電路

通過上述對傳統并行AD轉換器內部電路的分析，每個比較器的輸出信號都輸入給下一級的一個鎖存器，n位分辨率的并行AD轉換器，則需要2n-1個鎖存器，這些鎖存器在制造時會占用很大的電路面積，同時也會增加系統的功耗。如果能減少鎖存器的使用，很大程度上能降低電路設計的復雜程度。

為減少鎖存器的使用，在電路設計時，將鎖存器鎖存信號的位置放置到整個電路的最后端，用鎖存器直接鎖存最終的結果。對于n位分辨率的AD轉換器，最終只需要n個鎖存器，很大程度上減少了鎖存器的使用。

AD轉換器在工作時，其輸入的模擬電壓是由采樣保持器輸出的，當采樣保持電路處于保持狀態時，其輸出模擬電壓保持不變，此時加到每個比較器反相輸入端的電壓保持不變，比較器同相輸入端的各參考電壓大小不變，則比較器輸出的數字信號保持不變，給優先編碼器輸入的數字信號保持不變，滿足輸入信號的穩定要求，因此，可不用在比較器的輸出端增加鎖存器，降低鎖存器的使用數量，簡化硬件電路設計。

優先編碼電路隨著輸入數字信號位數的增加，編碼電路內部所需的邏輯器件急劇增加，內部連線的復雜度也隨之增加，由于硬件線路的增長和連接復雜度的增加會造成編碼輸出結果延遲很大，也是整個并行AD轉換電路中耗時最長的電路。為降低優先編碼電路的延遲，將比較器輸出的結果進行分組，對各組信號分別進行優先編碼，所有分組的優先編碼輸出的結果優化后通過超前進位加法器進行累加，便得到最終的AD轉換結果。采用分組優先編碼方式的優點在于降低優先編碼器的復雜結構，將多個輸入信號分成幾個組別進行編碼后再累加，降低硬件電路的復雜結構，減少信號運算消耗的時間。求和的過程采用的是超前進位加法器，其運算速度遠高于傳統的逐級進位加法器，進一步提高了系統的運行速度。改進后的AD轉換器電路結構圖如圖2所示。

• 信號轉換電路

信號轉換電路的功能是對優先編碼器輸出的信號進行轉換，保證送入超前進位加法器的結果正確。對比較器信號進行分組時，應從最低位比較器輸出的結果開始順序向高位和其相鄰的信號進行組合，每組組合信號的個數滿足2的整數倍，這樣方便和優先編碼器的輸入端進行連接。每組信號的個數和總分組個數依據優先編碼器的輸入端個數和優先編碼器級聯后的復雜程度共同決定，使系統滿足最優化。

在信號分組時，每組信號的個數滿足2的整數倍，如果每組中信號個數和現有的優先編碼器輸入位數不匹配，則可以通過級聯多個優先編碼器的方式實現，以匹配每組中的信號個數，實現合理配置。

按照分組原則，最高位分組的優先編碼器的高位引腳會處于懸空狀態，此時應給優先編碼器的高位引腳輸入一個固定無效信號，不能讓最高位輸入信號對本組內剩余引腳的有效輸入信號進行屏蔽。對于n位并行AD轉換電路，比較器電路也可設置為2n個輸出，在對信號進行分組時，最高位分組的優先編碼器的高位引腳會根據輸入信號電壓大小而自動改變，免去優先編碼器高位輸入引腳懸空的問題。

改進后的并行AD轉換其內部比較器的反相輸入端接輸入的模擬電壓，當電壓超過該比較器的設定參考電壓時，比較器輸出0，代表有效信號，設置為低電平的目的是為匹配優先編碼器的低有效編碼功能。

實際的優先編碼器在使用時，當輸入全是1時，輸出全為0，此時代表輸入的模擬電壓較小，沒有超過該分組所有比較器的各自參考電壓，比較器輸出電壓值為1，優先編碼器輸出全是0，滿足要求。優先編碼器輸入全是0的時候，輸出全是1，此時代表輸入的模擬電壓超過該分組所有比較器的各自參考電壓，優先編碼器對該分組內最高位比較器輸出的0進行編碼，但優先編碼器輸出的結果比實際結果小1，要對結果進行加1處理。但是，當優先編碼器只有最低位為0時，其輸出結果也全為0，剩下每個的情況，優先編碼器的輸出結果要加1處理。圖3為對32線-5線優先編碼器輸出的編碼信號進行修正的電路。

• 結語

本文對傳統的并行AD轉換電路進行優化，優化的目的在于滿足轉換速度的同時，降低硬件電路的復雜程度，給并行AD轉換器的設計提供了一種切實可行的設計思路。

參考文獻：

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