基于FPGA的采編器穩(wěn)定性優(yōu)化設(shè)計

李圣昆，陳曉敏，文 豐，袁小康，薛志超，張志龍

(1.中北大學電子測試技術(shù)國家重點實驗室，太原 030051； 2.中國運載火箭技術(shù)研究院空間物理重點實驗室，北京 100076)

1 引言

遙測多通道采編器主要對試驗中飛行器的狀態(tài)數(shù)據(jù)進行采集與編幀，并傳送至地面測控臺[1]。鑒于采編系統(tǒng)朝著智能化、微小型以及高速信號處理等方向發(fā)展，對采集信息量、種類以及碼率提出很高要求，更對采集信息的準確性和穩(wěn)定性提出了挑戰(zhàn)，因此，高穩(wěn)定性的采編器研制顯得尤為重要[2]。

目前，許多采編設(shè)備方案中，針對擴展采集通道、提高采集精度與碼率進行了研究與實現(xiàn)，例如文獻[3]設(shè)計了基于FPGA的屜式采集模塊，通過增加采集板卡數(shù)目實現(xiàn)采集路數(shù)的擴展；文獻[4]對S型熱電偶測溫電路進行冷端自動補償，并設(shè)計擬合校正算法，實現(xiàn)了優(yōu)于±2%的測溫準確度；文獻[5]在ZYNQ系列芯片ARM+FPGA構(gòu)架上，實現(xiàn)了基于SRIO總線的回環(huán)高速數(shù)據(jù)傳輸。本文在保證設(shè)備采集通道與精度的基礎(chǔ)上，就軟硬件分別進行優(yōu)化設(shè)計，添加隔離緩沖和濾波網(wǎng)絡(luò)作為ADC驅(qū)動電路，設(shè)計模擬開關(guān)選通邏輯與ADC采樣控制時序，實現(xiàn)了穩(wěn)定性提升，并進行了可靠性驗證。

2 整體方案設(shè)計

采編器采取模塊化設(shè)計思路，包括供電層、采集層和主控層，每層板卡內(nèi)嵌于工裝中以屜式結(jié)構(gòu)疊加組成，彼此使用三通連接器實現(xiàn)交互，圖1為設(shè)備組成框圖。28 V供電經(jīng)EMI濾波后，由DC/DC模塊轉(zhuǎn)換為+5 V電壓為設(shè)備供電[6]。采集層的輸入模擬量經(jīng)信號調(diào)理及采樣量化處理后，在主控層進行數(shù)據(jù)編幀并傳輸至地面測控臺。選用Spartan-6系FPGA作為主控制芯片，其功耗低、速度快、具有較多宏單元和輸入輸出引腳，內(nèi)部集成18Kb Block RAM、第二代DSP48A1 Slice和SDRAM存儲器控制器，可減少硬件成本，縮短設(shè)計周期，在高速信號處理方面更可靠[7]。

圖1 設(shè)備組成框圖

3 硬件設(shè)計

3.1 采集電路設(shè)計

圖2為采集電路原理設(shè)計框圖，由模擬量調(diào)理電路模塊、模擬多路復用器通道切換模塊和A/D轉(zhuǎn)換模塊組成，A/D轉(zhuǎn)換模塊中包含驅(qū)動電路。模擬多路復用器選用ADG706，導通電阻小、切換速度達60 ns、-3 dB帶寬高達25 MHz，實現(xiàn)64路不同頻率模擬采集通道的切換[8]。ADC芯片選用單通道16位采樣的AD7621，快速模式采樣率為2 MSPS，適用于異步轉(zhuǎn)換速率場合，采用8 bit并行接口模式，節(jié)省I/O口資源。信號CNVST的下降沿觸發(fā)采樣轉(zhuǎn)換，BYTE信號控制實現(xiàn)分時輸出A/D轉(zhuǎn)換后數(shù)字量的高八位與低八位。

圖2 采集電路原理設(shè)計框圖

3.2 采集輸入端干擾模型分析

多通道傳輸信號之間主要有電場耦合與磁場耦合2種形式的干擾，磁場耦合多見于高速數(shù)字電路，采集層模擬量調(diào)理電路屬于低速模擬電路，電場耦合占主要因素[9]，著重考慮電場耦合帶給運放的干擾影響。

承載不同信號電位的兩平行導體之間存在分布電容，信號或能量在電路不同結(jié)點之間傳遞，產(chǎn)生耦合噪聲。平行導體產(chǎn)生的分布電容C用式(1)表示：

(1)

式中：ε為介質(zhì)的介電常數(shù)；L為較短的導體長度；D為導體中心距離；d是導體直徑，長度單位均為mm。當D/d>3時，式(1)化簡為式(2)形式：

(2)

圖3為運放輸入端噪聲耦合模型電路圖，導線a載有其他電平信號或干擾源Ui，導線b為運放輸入端，Ri為運放輸入阻抗，C2為導線b對地的分布電容，干擾源Ui引起的干擾通過分布電容C1耦合到運放輸入端，產(chǎn)生輸入噪聲Vi。

圖3 運放輸入端噪聲耦合模型電路圖

若Ui為單一頻率干擾噪聲，可根據(jù)圖3得到：

(3)

若導線a載有的電平信號Ui是隨機噪聲，進入運放后為線性系統(tǒng)響應，設(shè)Ui的功率譜密度函數(shù)為SUi(f)，得到式(4)，為運放輸入干擾Vi的功率譜密度函數(shù)：

(4)

當分布電容C1、C2恒定，伴隨干擾源Ui的頻率f增加，輸入阻抗Ri增大，運放輸入端的電場耦合噪聲就越大，因此，應用于電場噪聲較大的場合時，放大器輸入阻抗一般不宜過高。

3.3 調(diào)理電路抗干擾設(shè)計

經(jīng)過對電場耦合干擾原理及影響因素分析，設(shè)計圖4所示電路，作為傳感器0～5 V輸入模擬量的調(diào)理電路。對地電阻R1降低輸入阻抗，抑制電路中潛在的以及多通道之間的耦合噪聲，減小耦合噪聲的干擾；保護電阻R2削弱電路中電壓電流突變對運放造成的沖擊，按(Vin-Vs)/R2≤5 mA選取，其中Vs為運放供電電壓。

圖4 模擬量調(diào)理電路圖

電壓跟隨器對信號進行阻抗變換和隔離緩沖，避免后級電路干擾或者故障影響到信號源[10]。系統(tǒng)為5 V供電電壓，因此，選擇具有軌到軌輸入輸出特性的運放作為電壓跟隨器，還需具備單位增益穩(wěn)定、極低失調(diào)電壓、寬信號帶寬和低噪聲等指標要求，優(yōu)先選擇含4路放大器的運放，對于多通道采集能降低布板難度，節(jié)約印制電路板面積。

調(diào)理電路中電阻R2、電容C1和運算放大器構(gòu)成截止頻率fH為159 kHz的一階有源低通濾波器，消除取樣時拾取的高頻噪聲，輸入信號轉(zhuǎn)換為有限帶寬。電阻Rx為補償電阻，防止運放驅(qū)動容性負載能力不足而引起的過沖或振蕩現(xiàn)象。

在圖4中模擬量調(diào)理電路輸入方波信號，利用示波器抓取輸入信號Vin得到圖5所示通道1波形，此時耦合干擾較大，噪聲峰值為302.790 mV；抓取經(jīng)過模擬量調(diào)理電路后的Vout信號得到圖6所示通道2波形，噪聲峰值降為21.541 mV，傳輸質(zhì)量明顯改善。

圖5 信號Vin波形圖

圖6 信號Vout波形圖

3.4 A/D轉(zhuǎn)換器驅(qū)動電路設(shè)計

模擬信號多路開關(guān)切換通道前后會有振蕩或過沖現(xiàn)象，不利于A/D轉(zhuǎn)換準確進行，為提高轉(zhuǎn)換精度，在轉(zhuǎn)換前端進行隔離緩沖設(shè)計，并添加低通抗混疊濾波，如圖7所示。

圖7 隔離緩沖和濾波電路圖

對于模擬量調(diào)理電路中的運放選型與此處有些不同，此電壓跟隨器僅為單路，優(yōu)先考慮高速特性、建立時間與功耗等參數(shù)。所選用的運放建立時間為125 ns、壓擺率30 V/μs、電源電流僅為800 μA且具有低失真特性，尤其適合做ADC緩沖器。同時運放高輸入阻抗和低輸出阻抗用于阻抗匹配，實現(xiàn)模擬開關(guān)和負載ADC芯片低阻抗的承接。前級模擬量幅值范圍是0～5 V，ADC芯片基準電壓是2.5 V，通過調(diào)節(jié)分壓電阻R4和R5，滿足ADC芯片輸入電平要求。

鑒于傳感器所測量的物理量為變化緩慢的溫度信號，有效電壓信號屬于低頻信號，易受旁路高頻干擾而形成信號混疊，因此ADC芯片前端設(shè)計了RC低通抗混疊濾波電路，能有效抑制反沖噪聲和帶外噪聲，提高信噪比[11]。依據(jù)干擾模型分析，為避免大電阻引起的板間串擾，R6阻值要盡量小，通過多次試驗并抓波分析，當R6阻值選用15 Ω，C2容值為0.1 μF時，得到最好的抗混疊濾波效果，此時截止頻率為f=1/2πRC≈106 MHz，大于有效信號最高頻率。其他應用場合也可根據(jù)此原理確定電阻與電容，首先選取阻值較小的電阻，再通過增加電容容值調(diào)整截止頻率至合適范圍，提高ADC芯片采集準確性。

4 邏輯層設(shè)計

盡管在硬件電路設(shè)計方面對模擬量調(diào)理電路進行了抗干擾優(yōu)化設(shè)計、添加了ADC驅(qū)動電路，但由于采集通道多、模數(shù)轉(zhuǎn)換速率快以及惡劣環(huán)境等因素影響，仍有時序不穩(wěn)、零點漂移等問題存在，因此，軟件邏輯層優(yōu)化不可或缺。將查ROM表采集通道切換機制與雙流水線型ADC控制時序相配合，能夠提高多路模擬量采集與編幀的穩(wěn)定性，之后利用軟件算法對采集數(shù)據(jù)進行校正，降低零點漂移的影響，提高采集準確性。

4.1 采集通道切換機制

采集通道切換設(shè)計中，常用某一變量遞增或遞減，控制采集通道依次切換，針對采集多路且速率不同的應用，此方法易造成時序混亂，不利于數(shù)據(jù)編幀，無法滿足高采樣率要求[12]，由此設(shè)計基于FPGA查內(nèi)部ROM表的通道切換機制。每片模擬多路復用器包含使能信號和4引腳地址選通，令地址選通共用內(nèi)部總線，使能信號用單獨總線，共8條總線可確定唯一采集通道，圖8為采集層內(nèi)部總線接口示意圖。

圖8 采集層內(nèi)部總線接口示意圖

在通道切換設(shè)計時，遵循均勻采樣原則，設(shè)計數(shù)據(jù)幀格式，所有模擬開關(guān)地址按照編幀順序進行編碼，并提前寫入FPGA的ROM核，ROM表數(shù)據(jù)位寬為8 bit。當?shù)孛鏈y控臺下達采集指令后，主控層FPGA控制加載ROM表中地址，選通對應通道以完成地址切換。該方法實現(xiàn)了幀格式設(shè)計與實際通道排列順序的完全分離，ROM表中地址編寫可根據(jù)幀格式的變動而調(diào)整[13]，具有可編程性和通用性，保證了不同頻率采集通道的均勻采樣。

圖9為采編時序圖，切換通道前一時刻為采編時序周期的起始，即切換N通道采樣周期中讀取的是N-1通道的量化結(jié)果。第2時刻使能模擬開關(guān)并切換至N通道，在第2時刻之前完成ROM表中N通道地址的讀取；第33時刻使能CNVST引腳置低，開啟N通道A/D轉(zhuǎn)換；第24和28時刻控制BYTE信號，實現(xiàn)ADC輸出高、低八位的切換；在第22和27時刻拉高wrfifo，將量化結(jié)果寫入FPGA的FIFO緩存中；T35時刻，讀ROM地址加1，為下一通道采集做準備，循環(huán)直至整個ROM表訪問結(jié)束為止。

圖9 采編時序圖

如圖9所示，模擬開關(guān)切換至ADC轉(zhuǎn)換開始的間隔T0為1.05 μs，遠大于緩沖運放建立時間125 ns，保障了采集精度。模數(shù)轉(zhuǎn)換開始至該通道量化結(jié)果寫入FIFO相隔時間T1為0.85 μs，滿足ADC轉(zhuǎn)換所需時間。相比一個采樣周期中完成通道切換、采集、量化與編幀的單流水線時序，并行操作2個流程更為合理，保證了模擬開關(guān)切換后等待過沖消失與ADC采樣保持與量化需要的時間，避免了由于單流水線采集可能引起的時間不充足﹑量化誤差大等不可靠現(xiàn)象[14]，圖10所示為采集流程。經(jīng)多次試驗驗證，該ADC采集控制時序可穩(wěn)定運行，采樣誤差小。

圖10 采編流程框圖

4.2 校正算法

當使用內(nèi)部參考源時，模擬量采集的核心器件AD7621容易受到影響，同時運放直接耦合使靜態(tài)工作點電位相互牽制，存在著零點漂移現(xiàn)象。利用標定原理，計算輸入與輸出信號間的線性關(guān)系，并測量每通道零輸入時的偏移量，設(shè)計軟件算法進行校正，提升采集精度。

ADC傳遞函數(shù)在理想情況下如圖11中L1所示，實際由于偏移誤差和增益誤差的影響[15]，圖11中L2所示的傳遞函數(shù)。比例系數(shù)K可通過式(5)計算：

圖11 ADC傳遞特性曲線

K=(Dn-Dm)/(Vn-Vm)

(5)

其中:m和n代表任意兩次不同的A/D轉(zhuǎn)換；Vm和Vn為第m次和第n次實際模擬量輸入值；Dm和Dn為轉(zhuǎn)換所得數(shù)字量結(jié)果。

軟件校正后輸出結(jié)果Vj可以利用式(6)計算：

Vj=(Dr-D0)/K

(6)

其中:D0為輸入為0時的實際偏移量，可通過對零輸入情況進行多次測量求均值而獲得；Dr為實際轉(zhuǎn)換結(jié)果。

設(shè)計中為提高比例系數(shù)K的精度，對多組輸入輸出值兩兩組合計算K值，之后多組結(jié)果取均值作為最終K值。

5 試驗結(jié)果分析

利用地面測控臺、上位機與采編器搭建測試平臺，驗證設(shè)備抗干擾能力和采集精度。采編器打包彈上信息通過LVDS接口傳輸至地面測控臺，上位機獲取數(shù)據(jù)并繪圖，0～5 V模擬量信號分壓為0～2.5 V后供ADC芯片執(zhí)行模數(shù)轉(zhuǎn)換，量化范圍在32 768～65 535。圖12為某一通道的采集測試波形，信號均值為50 857.450 0，采樣分層值Δ為31.000 0(即噪聲范圍)，此時信噪比為20lg(50 875.450 0/31.000 0)=64 dB，一般地，信噪比大于60 dB說明設(shè)備具有較強的抗干擾能力。

圖12 選定通道測試波形

利用標準信號源為采集層輸入3組固定直流電壓，重復多次試驗，分別記錄軟件校正前、后的試驗數(shù)據(jù)如表1所示，可看出經(jīng)軟件校正后采編器系統(tǒng)誤差明顯減小，滿量程下采樣精度達到了1‰。

表1 軟件校正前后試驗數(shù)據(jù)對比

6 結(jié)論

根據(jù)運放輸入端干擾模型分析結(jié)果對模擬量調(diào)理電路進行了優(yōu)化設(shè)計，增強了采編器的抗干擾能力；按照提前編寫的ROM表控制采集通道切換，無需再考慮硬件電路中模擬量輸入通道順序；采樣邏輯時序的優(yōu)化保障了數(shù)據(jù)傳輸穩(wěn)定性；最后對量化結(jié)果進行軟件校正，提高了采集準確性。該采編器在進行穩(wěn)定性優(yōu)化設(shè)計后抗干擾能力大大增強，在全量程測量時，誤差在1‰內(nèi)，具有很高通用性，對其他采編器有較強的參考價值。