基于計數時鐘的兩步式TDC 設計

岳 壯，劉 軍，孫向明，楊 蘋，裴 驊

（華中師范大學物理科學與技術學院硅像素實驗室，湖北武漢 430079）

上世紀80 年代，時間數字轉換器（TDC）就應用在高能物理、激光探測及核醫學等領域，早期的模擬TDC 先將時間信號轉換成電壓信號，然后再經ADC 量化輸出，其動態范圍、最小精度都受ADC性能的限制，轉換器的速度、功耗都受模擬電路的影響[1]。隨著全數字TDC[2-3]的出現與發展，全數字電路將時間信號直接轉換為數字碼輸出，解決了因模擬電路帶來的一系列問題。當前主流TDC的實現方式有兩種，一種是基于FPGA 實現的TDC[4-5]，另一種是基于ASIC 實現的TDC[6-7]。基于FPGA 實現的TDC 具有較高的靈活性、較低的成本、周期短，適用于小批量多種類的應用；2020 年戴慶達等人設計的基于FPGA的高精度時間數字轉換電路實現了分辨率約為11.7 ps[8]。采用ASIC 實現全定制型TDC 能實現更高分辨率、更低功耗及較小的占用面積，這些優勢也使其被廣泛應用；2017 年孫迪等人設計的流水線型TDC 時間分辨率為2.4 ps、動態范圍為4.9 ns[9]；2016 年Cheng Zeng等人設計的基于游標型TDC 分辨率為7.3 ps、功耗為1.2 mW[10]；在此基礎上發展形成的新型時間數字轉換器，比如兩步式時間數字轉換器[11]、局部無源插值型TDC[12-13]、門控環形TDC[14-15]、時間放大器TDC[16]等在精度、動態范圍、面積以及功耗等某些性能上都有著各自的優勢，但也存在電路復雜、對工藝、溫度和電壓變化比較敏感等問題，這些問題都對設計提出了更加嚴格的要求。

文中介紹的TDC 是高能物理實驗的量能器上應用的，該實驗是為了研究CSR 外靶上產生的高壓縮重子物質的狀態，物理學家需要知道粒子碰撞之后產生的次粒子的能量、時間和位置信息，實驗前端采用SiPM（Silicon photomultiplier）探測信號，經過加速對撞之后的粒子在零度角量能器內擊中SiPM，輸出不同的電流脈沖信號，不同脈沖信號經過固定閾值的甄別器后會得到不同脈沖寬度的數字信號，再利用TDC 對該數字信號進行邊沿測量，從而得到信號的時間信息和能量信息，進而通過物理分析進行粒子鑒別。該實驗中粒子對撞頻率為1 MHz，SiPM的響應時間約為200 ps，因此要求TDC的精度小于200 ps，量程大于500 ns。該設計由PLL 提供精確的高頻時鐘，使用8 bit 計數器，實現了時間精度在70～200 ps可調，同時具有640 ns的動態范圍。其中，高精度延時單元在外部可調電壓的控制下，可以抵消因工藝、溫度等外界因素帶來延遲單元的變化，有效提高了TDC的測量精度和穩定性，在保證測量精度的同時滿足大動態范圍的需求。

1 系統結構

量能器中用于SiPM 探測器的讀電路，當粒子擊中SiPM 之后，SiPM 輸出電流脈沖信號經Current buffer 電路分別送入時間測量通路和能量測量通路。在時間通路中，信號送入比較器之后與外部控制信號STOP 一起形成gate 信號，然后該gate 信號再通過TDC 電路進行脈寬測量。兩步式TDC 電路主要包括信號預處理電路、計數器型TDC 電路及延遲鏈型TDC 電路。該TDC 電路對gate 信號同時進行粗計數和細計數，計數器型TDC 電路用來測量輸入信號中時鐘周期的整數倍部分，為粗計數；延遲鏈型TDC用來測量輸入信號中不足一個時鐘周期的部分，為細計數。在細計數中，因為D 觸發器上升沿有效，所以原gate 信號的下降沿需取反之后再和原gate 信號分別送入延遲鏈型TDC 電路，為了進一步減小誤差，信號預處理電路對原gate 信號增加一部分延時，保證其和取反之后的信號能同步送入計數器型TDC 電路和延遲鏈型TDC 電路，移位寄存器輸出并行數據串行。系統框圖如圖1 所示。

圖1 系統框圖

2 電路設計

2.1 計數器型TDC電路的設計

計數器型TDC 電路的目的是測量出gate 信號中整數時鐘周期的部分，傳統的取整數時鐘周期方法如圖2 所示，CLK 信號與gate 信號直接相與，輸出信號Z1中的上升沿個數與B1中相同，然后將該部分信號送入計數器Clock 輸入端，A1和C1為測量誤差，該方法雖然簡單但輸出結果會出現錯誤情況Z2，因為無法保證gate 信號的上升沿會遇到CLK的高電平還是低電平，如果當gate 上升沿首先遇到CLK的高電平，相與之后輸出結果中多出一個上升沿，則測量誤差不僅包括A2、C2，同時會使計數器結果比實際值多1，因此需要對其進行改進。

圖2 取整數時鐘周期電路

改進后的電路結構如圖3(a)所示，首先將gate 信號和CLK 送入D 觸發器，輸出結果再與CLK 相與，因為經過D觸發器之后的信號A會有一個短暫的延時dt（大約幾十皮秒），所以A的上升沿始終遇到CLK的高電平，解決了gate信號上升沿遇到CLK高、低電平的隨機性問題，兩者相與之后的信號Z作為計數器Clock的輸入，進行粗計數。由于送入A端的信號比送入B的端的信號多經過一個D 觸發器，導致A 與CLK 相與時會多出一個上升沿，如圖3(b)中P點所示，而實際的gate信號中整數時鐘周期并不包含該上升沿，因此計數器的結果減1后為實際粗計數結果。D觸發器上升沿有效，當CLK的上升沿到來時A 才會翻轉，所以dt1這部分時間并沒有計算在內，為少計時部分，而dt2為多計時部分，這兩部分需要延遲鏈型TDC電路進行細計數。

圖3 計數器型TDC電路

2.2 延遲鏈型TDC電路的設計

延遲鏈型TDC 電路的結構如圖4 所示，電路主要由相位檢測電路和高精度延時單元組成。CLK 信號作為延時鏈的輸入，每經過一個延時單元后同時輸入D 觸發器輸入端和下一個延時單元，gate 信號并行輸入每一個相位檢測D 觸發器的時鐘端，D 觸發器上升沿有效，電路工作時，D 觸發器會輸出當前檢測到的CLK 信號的高、低電平；因為gate 信號的上升沿遇到CLK 信號的高低電平是隨機的，所以D 觸發器的輸出結果可能由1 至0 跳變，也可能由0 至1 跳變，L段時間為粗計數少計時部分，如果先遇到的是低電平時，當第N1個D 觸發器由0 至1 跳變時，K段計時結果為TK=N1·Tdelay，則少計時部分L段的計時結果為，但是在實際情況中，輸入的CLK 信號在多個延遲單元之后的占空比會發生變化，上述計算過程中不再是理論值，就會引入一定的誤差；但是當用整個時鐘周期進行計算時，占空比就不會再帶來誤差，當第N2個D 觸發器由1 至0 跳變時，M段計時結果為TM=N2·Tdelay，則少計時部分L段的計時結果為TL=TCLK-TM，其中，Tdelay為延遲單元的延時，TCLK為CLK 信號的一個時鐘周期，如果D 觸發器輸出為1至0的跳變，則標志著該延遲鏈計時結束。

圖4 延遲鏈型TDC電路

2.3 相位檢測電路的設計

在細計數測時電路中，相位檢測是很重要的一部分，將gate 信號輸入相位檢測電路用來鑒別CLK信號由1 至0的跳變，所以電路延時小和低抖動都能減小測量誤差。相位檢測一般采用觸發器鎖存來實現，而各種觸發器結構中D 觸發器具有面積小、功耗低等優點。該相位檢測器中D 觸發器的結構主要由傳輸門、反相器和與非門構成，上升沿有效且具有復位功能。在該延遲鏈型TDC 中，D 觸發器在每一級延遲單元擁有相同的負載，所以不會產生較大的偏移時間，同時通過每個MOS 管尺寸的合理設計，使其在傳輸1 G 信號時延時僅有幾十皮秒，抖動約為0.3 ps，頻率為1 GHz 時功耗為78 μW。

2.4 高精度延時單元電路的設計

延遲鏈型TDC的精度取決于單個延遲單元的延時，延時越小，測得的時間越精確，但對于同一個時鐘周期，延遲單元的延時越小，一個時鐘周期時長的延遲單元個數會急劇增加。因此延遲單元的時長要根據需求選取合適的值，該設計根據項目需求實現精度優于200 ps，動態范圍大于500 ns的脈寬測量，選取延遲單元時長為100 ps 左右。傳統的延遲單元由兩個反相器構成，電路簡單、功耗小、占用資源少，但延時受溫度、工藝角影響很大。要保證延遲鏈型TDC 測量的準確性，則延遲單元的延時在外部環境影響下能保持穩定值至關重要。為了解決傳統延遲單元延時不穩定的問題，將流過延遲單元的電流進行外部控制來改變其延時大小，如圖5(a)所示為延遲單元結構圖，Vctrl作為NMOS 管M5～M8的控制電壓，通過改變Vctrl的值來改變流過延時單元的電流，從而達到調節延時單元延時的目的。

壓控延遲單元在3 種極限工藝角slow(ss)、nominal(tt)和fast(ff)的仿真結果如圖5(b)所示，溫度變化范圍為-40～85 ℃，橫坐標代表溫度的變化，縱坐標代表延遲單元延時的變化，單個工藝角下延時隨溫度的變化較小，但在不同工藝角下延時相差很大；理論設計延遲單元的延時70 ps，但在溫度、工藝角的變化下延遲單元的延時在52～98 ps 范圍內變化，很大程度上改變了延遲單元的延時，對結果的測量引入了較大的誤差。電壓控制下的延時單元前仿真結果如圖5(c)所示，外部可調電壓在0～1.2 V 變化時，壓控延遲單元的延時變化范圍為50～180 ps。因此，可通過外部電壓調節來滿足該項目對精度一致性的要求。

圖5 高精度延時單元

3 仿真與版圖

3.1 基于計數時鐘的兩步式TDC前仿真

在時鐘頻率固定的情況下，延遲單元的延時和延遲單元的個數是相互矛盾的，考慮項目需求，TDC的分辨率小于200 ps、時鐘頻率為400 MHz，所以需對延遲單元的延時和個數進行處理，選擇延遲單元的延時為140 ps、個數為20，保證延遲鏈的總時長大于一個時鐘周期。在tt工藝角下，溫度為27 ℃時的仿真結果如圖6 所示。dt1為粗計數少計時部分，經移位寄存器串行輸出后可知D 觸發器在D16處由1 變為0，則有：

圖6 兩步式TDC仿真結果

dt2為粗計數多計時部分，由結果可知D 觸發器在D4處由1 變為0，則有：

計數器測量結果為00001001，需要減去計數器自身帶來的誤差，則計數器結果為8，計時為：

即總計時為：

輸入信號脈沖寬度為18.28 ns，與測量結果相差40 ps。其中Dn為第n個D 觸發器，TCLK是CLK 信號的一個時鐘周期，Tdelay為一個延時單元的延時。

經仿真測試，前仿真整個電路的RMS 約為3 ps，多次測量結果如圖7 所示，輸入gate的寬度，從23 ns增加到630 ns,覆蓋整個量程范圍，測量結果誤差均在1 LSB 范圍內，如果將延時單元的延時減小，即降低1 LSB的大小，則能夠得到更加精確的結果。

圖7 前仿真結果

3.2 版圖與后仿真

3.2.1 版 圖

單通道核心電路版圖中TDC 核心電路版圖面積為300 μm×40 μm。版圖中走線帶來的RC 寄生參數會增加延遲單元的延時，為了保證延時一致性，延遲單元要具有相同的負載，所以延遲鏈型TDC 中的所有延遲單元等間距擺放并具有相同的走線方式，為了防止因走線過長而引入天線效應，可在長走線中插入緩沖器，數字電路用guard ring 隔離，減小模擬電路與數字電路之間的相互影響，電源電壓在長走線中會存在衰減，所以在版圖中進行電源環布局，使電壓可以多通道輸入電路，減小模塊之間的電源誤差。

3.2.2 基于計數時鐘的兩步式TDC后仿真

壓控延遲單元工藝角后仿真如圖8(a)所示，單個工藝角在溫度變化的情況下延遲單元的延時變化較小，但不同工藝角在溫度的變化下延遲單元的延時變化較大，在3 種溫度、極限工藝角下，后仿真延遲單元延時變化范圍為105～201 ps，圖8(b)所示為電壓控制下的延時單元后仿真結果，在外部可調電壓控制下，延遲單元的延時范圍是102～238 ps，該壓控延遲單元在外部環境影響下仍有良好的表現，能通過電壓調節使延遲單元的延時穩定在設計值。

圖8 延遲單元后仿真結果

經仿真測試，后仿真整個電路的RMS約為3.4 ps，多次仿真結果如圖9 所示，提取電路中所有的寄生RC 參數，輸入數據覆蓋設計中的整個量程范圍，在版圖布局、走線等影響下，輸出測量結果誤差均在1 LSB 范圍內，滿足設計指標的要求。

圖9 后仿真結果

4 結束語

文中設計采用計數器型TDC 對輸入信號進行粗計數，延遲鏈型TDC 對輸入信號進行細計數，在保證分辨率的同時提供較高的量程。高精度延遲單元的設計能夠有效提高延遲單元的穩定性，使在外部因素的影響下，延遲單元仍能調節到一個穩定值；該TDC的分辨率主要受外部時鐘和延遲鏈長度的限制，提高時鐘和增加延遲鏈長度可以提高分辨率，但同時也會給電路設計增加難度。TDC的分辨率由高精度延遲單元的延時決定，時鐘頻率和計數器的位數決定了TDC的動態范圍。仿真結果表明，基于計數時鐘的兩步式TDC分辨率為140 ps、量程為640 ns、RMS約為3 ps、功耗為1.36 mW、面積為300 μm×40 μm，符合該項目的設計指標。以后將對設計電路進一步優化，減小延時單元的延時，同時延時單元內部可采用自動調節替代外部電壓調節，進一步提高TDC的分辨率和精度。