一種二維有源相控陣雷達信號處理機的設計

孟喬波 袁子喬 楊 剛 鄭東衛

(西安電子工程研究所 西安 710100)

0 引言

相控陣技術最早出現于20世紀30年代，美國于50年代中期研制出相關的雷達裝備。相控陣雷達因其區別于其它傳統雷達的技術特點，在較短時間內迅速發展。相控陣雷達具有波束指向靈活、數據率高、作用距離遠、目標容量高、抗干擾性好、適應性強、可靠性高等特點，目前已得到大范圍應用[1]。

雷達信號處理機是雷達系統的重要組成部分，主要用于完成雷達系統的信號處理算法及系統的定時控制。雷達的信號處理搜索部分用于完成發射波束控制、數字中頻接收、數字波束合成、脈沖多普勒處理及目標檢測等處理[2]。

本文采用多核DSP搭配FPGA的架構實現信號處理機的設計，該架構能夠均衡雷達處理性能和功耗。本文主要介紹了雷達信號處理機的工作原理及信號處理機的相關設計和算法實現。

1 工作原理

相控陣雷達是一種由多個輻射單元排列，通過控制每個輻射單元的饋電相位，進而改變波束相位分布，使得波束能夠在空間按照一定規律進行排列的電掃雷達。有源相控陣雷達的功放、雙工器、低噪聲放大器前端移相器等都集成在T/R組件中,由T/R組件控制波束的掃描，每個天線陣元用一個接收機和發射功率放大器[3]。

雷達相關算法具有過程繁瑣、運算復雜、計算量大等特點，對雷達實時性的要求經常受制于信號處理機的處理速度而難以滿足[4]。本雷達信號處理機充分利用FPGA的流水性能和多核DSP的并行處理能力，將雷達算法合理分配到不同的處理器中，從而滿足雷達快速和實時性的要求。

本文中的雷達信號處理機接收從前端傳回的波形數據，通過AD采樣板對原始數據進行采樣，將采樣后的數據送至AD采樣板的FPGA進行數字下變頻及脈沖壓縮等處理。經過脈沖壓縮后的基帶信號將每個脈沖的回波數據發送至AD采樣板的DSP對其余算法進行處理。

本文中的雷達信號處理機工作原理如圖1所示。四塊AD采樣板FPGA之間通過四路光纖兩兩相連，剩余一路用于數據采集。其中四號板做為主控板，其余三塊板的數據匯集于四號板。四號板上集成了DSP芯片，該板FPGA與DSP之間通過四路SRIO連接，用于傳輸脈壓數據和相關參數。四號板的FPGA產生時序，通過板間線纜傳輸CPI信號，其余板根據CPI產生本板其它時序，每塊板產生自己的PRF及給組件提供的時序。

圖1 雷達信號處理機工作原理

2 信號處理機設計

本文中的信號處理機由四塊AD采樣板構成，四塊板采用相同的架構，每塊板上集成了FPGA部分，其中四號板還集成了DSP部分，本文對AD采樣板的設計及DSP和FPGA實現的算法做詳細的介紹。

2.1 AD采樣板設計

本文中的AD采樣芯片選用ADI公司的AD9253，AD采樣板包括四路光纖、一片7K325TFPGA芯片、一片6678DSP芯片、四片AD9253AD采樣芯片、發射和接收前端控制及通訊接口等。AD9253芯片主要性能參數如表1所示。

表1 AD9253主要性能參數

AD采樣板實現中頻信號的模數轉換、數字下變頻、發射時序恢復和發射配相、數字波束形成、數字脈沖壓縮、動目標檢測、二維雜波圖、二維恒虛警檢測、點跡凝聚、接收通道幅度和相位校正、發射通道相位校正、發射中頻信號產生等功能。在雷達系統發射期間，AD采樣板通過數字上變頻和數模轉換器產生中頻信號，雷達系統輸入一路基準時鐘信號用于DAC的采樣時鐘。DAC輸出的信號需經過低通濾波器來濾除高頻分量。

AD采樣板具備波控機的功能，以輸入的同步脈沖信號為基準，產生射頻前端所需的各種控制信號，實現發射通道的配相功能。由于帶寬、中心頻率、抽取率、濾波器系數等參數的不同，本文相關參數按照最大值設計。根據信號的不同設計抽取率和濾波器系數可變的數字下變頻。

2.2 DSP算法實現

本文中的DSP芯片選用TI公司2011年推出的高性能多核浮點型DSP處理器TMS320C6678，其具有八個核，每個核的最高頻率為1.25GHz，能夠提供強大的定點和浮點運算能力[5]。

每片DSP由主核通過EDMA方式從DDR3中讀取一定量的數據到共享存儲區，然后控制從核同時讀取共享存儲區中數據完成后續動目標檢測相關運算。為提高算法運行效率，分別在DDR3和共享存儲區中為輸入輸出建立乒乓緩沖。

動目標檢測采用FFT加切比雪夫窗實現，根據不同指向角選擇不同點數的FFT及不同的窗函數。單元平均恒虛警選用兩側單元平均選大的恒虛警處理方式，參考單元和保護單元根據不同帶寬進行參數化設置。

雜波圖在距離、波束號、多普勒、重頻這四個維度上做劃分，波束每掃描一個周期，劃分網格做一次更新，對應劃分網格乘以適當的系數就形成雜波圖門限。雜波圖需要的總存儲量為距離單元數、頻率通道數、俯仰波束個數、方位波束個數和位寬的乘積，相關參數都按照最大值來計算。本文中采用總容量為2048M乘以16bit的四片DDR3來實現，為了減少存儲量對距離單元和多普勒通道進行抽取存儲。

DSP處理過程是按波駐驅動的，當前波駐的回波數據在下一個波駐中進行檢測處理。在下一個波駐中，實控機根據信號處理機回報結果設置下一個波駐的工作參數，處理過程示意圖如圖2所示。波駐1的回波數據在波駐2進行目標檢測和凝聚處理，信號處理機將波駐1的處理結果回報給實控機，實控機根據回報的檢測結果設置波駐3的工作模式，信號處理機在波駐3到來之前對所有參數完成計算，并寫入到FPGA中。

圖2 DSP處理過程示意圖

2.3 FPGA算法實現

本文中的FPGA芯片選用Xilinx公司的7K325T芯片，具有高可靠性的設計，采用了全新的億門級FPGA創新模塊，集成了專用超高速串并轉換模塊、高靈活可配置模塊、專用數字信號處理模塊、高速內部存儲模塊、可配置時鐘模塊等模塊電路[6]。

本文中的雷達屬于二維面陣雷達，其中面陣加權為

(1)

其中i為方位維坐標，k為俯仰維坐標，d1為方位維陣源間距，d2為俯仰維陣源間距，θ和φ為球坐標中的兩個角度。win(i,k)為方位維和俯仰維的加權窗系數，本文中的雷達選用-25dB泰勒窗，主瓣展寬1.14倍，取得了較好的測角精度和測角分辨率[7]。

在進行數字波束形成的運算時將二維面陣展開為一維線陣，在不同的指向角下通過不同的加權完成波束形成，并最多形成了10個波束。考慮到數據率最高為40MHz，而最大時寬為60μs，時域脈壓所需要的資源和時間較大，故本文中的雷達選用頻域脈壓。

在進行頻域脈壓時根據不同的波形長度選擇不同點數的的FFT和IFFT，并選擇不同的脈壓系數進行點乘運算。將所有波形脈壓系數存儲到FPGA的RAM中，根據不同的波形讀取不同的脈壓系數。FPGA處理完頻域脈壓后按波束劃分，分別給DSP傳輸數據。數據重排總存儲量為距離單元數、頻率通道數、波束個數和位寬的乘積，各參數都按其最大值來計算。每片DSP上有4片DDR3存儲器，由于DDR3不能同時讀寫，因此重排數據在每個PRF分時讀寫。

由于俯仰維不同層掃描波束的時間所需的資源不同，因此從短CPI變換到長CPI時，數字波束形成和數字脈沖壓縮相關運算可以在各自的PRF內完成。數據重排、動目標檢測、單元平均恒虛警等運算可以在相鄰的第一個CPI內完成，整個時序向后延時一個CPI輸出。

短CPI變換到長CPI時信號處理機工作時序圖如圖3所示。

圖3 短CPI變換到長CPI時信號處理機工作時序圖

當從長CPI變換到短CPI時，數字波束形成和數字脈沖壓縮相關運算可以在各自的PRF內完成。數據重排、動目標檢測、單元平均恒虛警等運算需延后幾個CPI才能輸出結果，因此先將短CPI數據放在DDR3中緩存，等待長CPI數據處理完成后再讀取短CPI數據進而完成相關運算。長CPI變換到短CPI時信號處理機工作時序圖如圖4所示。

圖4 長CPI變換到短CPI時信號處理機工作時序圖

3 結束語

本文首先介紹了相控陣技術和雷達信號處理機的相關背景，接著介紹了雷達信號處理機的工作原理，最后介紹了雷達信號處理機AD采樣板的設計及DSP和FPGA實現的算法。本文設計的雷達信號處理機實現了對高性能實時信號的相關處理，滿足了雷達系統快速實時性的需求，具有良好的工程實用價值。