基于實時計算的雷達波形發生器

杜秋娟

摘 要：在現代戰爭中，戰場的環境變得越來越復雜，為了保證信息傳輸的安全性，需要使用低截獲雷達來發射復雜的雷達波形，避免信息被敵人截取。對于原有的雷達波形發生器，主要使用的是專用的DDS芯片，其工作頻率較低并且使用起來較為笨重，不能夠適應未來戰爭的實際需求。針對這種情況，本文提出了一種通用高速DA加FPGA的波形發生器架構，對幾種常見的低截獲波形進行介紹，通過使用FPGA實時計算波形參數的方法，能夠產生需要的雷達波形，能夠滿足應用要求，對提高未來戰場的適應性有一定幫助。

關鍵詞：雷達波形;發生器;實時計算

0引言

為了能夠適應未來更加復雜的戰場環境，雷達相關技術在不斷的發展，干擾技術與抗干擾技術在互相對抗的過程中共同進步。數字射頻存儲技術（DRFM）作為新技術，能夠對雷達的發射波形進行較為快速的接收、存儲以及轉發，從而能夠實現較為有效的欺騙。為了能夠對這種干擾進行抵抗，低截獲頻率雷達需要發射不同類型的復雜波形，使目標檢測以及識別的概率可以得到提升，并且避免被敵方截獲檢測、

直接數字頻率合成器（DDS）使用的是數字化的方法對不同類型的波形進行合成，分辨率較高并且使用較為靈活。傳統的雷達波形主要使用的是專用DDS芯片來進行工作，但實際性能受芯片參數較大影響，不能夠滿足新型復雜波形的應用需求。而高速DA加FPGA實現DDS功能的架構在編程能力上更加突出，應用的靈活性更好，應用性變得越來越廣。

本文所提出的雷達波形發生器是以實時計算為基礎，使用的是FPGA芯片，以及AD9129射頻數模轉換器。在FPGA的內部進行實時計算，按照輸入的波形參數能夠較為靈活的生成不同類型的復雜雷達波形，確保存儲資源的合理利用。

1波形設計

1.1線性調頻波形

在雷達系統中，較多的波形之一是線性調頻信號，這種波形對多普勒頻移并不敏感，同時具有低截獲的水平，復信號的形式為：

式中：T—脈沖寬度，f0—載波頻率，k—線性調斜頻率。

DDS在進行波形發射時，通常取實部當做實信號來使用，通過求導相位從而獲得頻率：

f（t）=f0+kt

普通正弦波的頻率數值是固定的，但線性調頻信號的頻率值則是呈線性變化的狀態，并且相位隨頻率也進行相應的變化。所以在使用DDS時，必須采用頻率累加器以及相位累加器。頻率累加器需要對初始的頻率進行設置，之后每個時鐘周期累加K對應的頻率控制字。頻率累加器的輸出進到相位累加器繼續進行累加，累加完成的結果中高位的送到相位幅度轉換器中進行查表，表格中的內容還是正弦波的數值。因為線性調頻信號的相位為t的二次多項式，如果相位表達式是階數較高的多項式時，使用同樣的方法，借助多級累加器從而完成復雜波形的輸出。

DDS的頻率設定為2GHz，將線性調頻信號的載波頻率設定為500MHz，時寬取10μs，帶寬定為60MHz，將調斜頻率定位正數。

1.2巴克碼波形

雷達波形能夠分成調相波形和調頻波形，常用的調頻波形有步進頻率信號等，調相波形則包括二相以及多相編碼信號等，相位較為離散，并且不會被輕易截獲。二相編碼中巴克碼是常用的一種，巴克碼最長能夠達到13位，而以13為巴克碼為基礎的二相編碼脈沖信號的復包絡為：

式中：un是相位的編碼（+1，-1），Tb是子脈沖的寬度。把一個脈沖分成13個子脈沖，利用巴克碼對固定的載頻進行相應的調制，最終獲得巴克碼調制脈沖串。

DDS的頻率設定為2GHz，將載波頻率設定為500MHz，子脈沖的寬度設定為50ns，總脈寬設定為13μs。

FPGA在工作時，利用計數器對不同子脈沖輸出的時序進行控制，頻率控制字根據載波頻率進行相應的設置，累加器輸出后進行查表獲得相應的幅度結果，之后根據子脈沖所對應的相位編碼進行對應的調制。

1.3抗DRFM干擾波形

在確保雷達的探測性能能夠達到要求時，還需要盡量避免被敵方信號干擾。原有的雷達波形在形式上比較固定，如果對方利用DRFM技術，容易被存儲轉發進而進行干擾，因此對雷達波形的靈活性提出了較高的要求，確保對方不能夠對信號進行識別，或者就算識別了也不能夠進行干擾。

SVLFM是一種抵抗DRFM技術的變斜率線性調頻信號，這種信號基于LFM信號，在每個脈沖重復周期中添加一個己方知道的隨機相位擾動。SVLFM信號具有較好自相關特性，訂單互相關特性比較差，從而導致干擾信號和回波信號不能夠進行匹配，進而達到抗干擾的目標。

式中：γm是己方所知的隨機數，當加入隨機相位擾動后，線性調斜頻率從k變成k+γm，一般γm的絕對值需要低于k。并且因為線性調斜頻率出現了改變，為了確保帶寬不會出現波動，在發射信號時必須按一定比例進行相應的調整。FPGA在使用時，使用相位累加器在進行計算的過程中加入相應的相位擾動便能夠滿足要求，利用線性反饋移位寄存器能夠生成相應的偽隨機數。

2發生器的設計

使用AD9129射頻數模轉換器當作DA的芯片，位寬是14位，有基帶以及混頻等多種模式，從而能夠適用于多種頻段，所支持的射頻合成頻率最多能夠達到4.2GHz，能夠應用在雷達系統中。

本文設計的雷達波形發生器使用的頻率為2GHz，按照輸入的參數得到雷達波形的幅度數據，每個250MHz時鐘周期把并行的8個采樣點，一共112bit數據存到FIFO緩存中。將所需的數據從FIFO中讀出，之后按照高位和低位，把數據分成4組。每組數據截取到1bit的數據，之后送到OSERDESE2，并完成4：1的并串轉換，一共28路。為了能夠滿足GHz級的高速數據轉換，選擇的射頻數模轉換器提供了源同步LVDS接口，具有有P0和P1數據接口，每個接口都是14bit差分接口。采用這種FPGA的接口速度能夠降到DA時鐘速率的二分之一，從而大大減小了設計的難度。28路OSERDESE2的輸出分廠上下兩組，具體對應的是P0接口與P1接口，送到28個OBUFDS完成單端到差分的轉換。在時鐘上，射頻數模信號需要輸出DCO時鐘當做數據源提供時鐘，FPGA要向AD9129輸出DCI時鐘，從而完成接口的數據同步，這兩個都是DA時鐘速率的四分之一。除此之外，AD9129利用串行的外設接口實現寄存器的讀寫，能夠對DA工作模式以及幅度等相關參數進行配置。最后AD9129把數模轉換的結果送到低通濾波器完成相應的輸出。

3結語

本文設計的雷達波形發生器是基于實時計算完成的，采用的是高速DA加FPGA的架構，將FPGA編程靈活的特性充分的發揮了出來。能夠產生時寬加大以及帶寬較大的多種復雜波形，并且經過相關試驗進行驗證，其性能的穩定以及可靠的。