基于直接數字波形合成技術的主動式太赫茲安檢儀基帶信號源設計

何君，屈儉，寧紹，李世超

（1.中國航天空氣動力技術研究院彩虹無人機科技有限公司，北京100074；2.北京航天易聯科技發展有限公司，北京100176）

太赫茲（Terahertz，THz）波是頻率介于0.1～10 THz的波段，是電子學向光學的過渡區域，自身具有很多獨特的物理特性[1-4]。基于它自身高分辨率與高穿透性的特點，在太赫茲的眾多應用技術中，太赫茲雷達主動式人體成像備受關注[5-8]。主動式太赫茲成像技術是通過雷達發射機發射預定形式的波形，遇到目標后反射，由雷達的接收機對反射信號進行處理，并通過對反射信號的分析來獲取目標的信息。在雷達的發射機中，數字化基帶頻率合成信號源是有源系統的核心器件。目前，數字方法是隨著數字技術的發展實現高性能頻率合成信號源的新方法。

其中，主要代表技術就是直接數字合成技術（DDS）；在1971年，美國科學家Tiemey J 首次提出直接數字合成技術。隨著大規模數字電路的仿真發展，其應用也隨之廣泛。其原理是根據奈式采樣定理，對一個連續信號進行采樣、編碼，形成一個幅值表存儲于flash 中。合成時，采樣時間保持不變，通過改變相位累加器的頻率控制字改變相位增量，使得一個周期內的采樣點不同，進而改變頻率大小，再經DAC 轉換可得到幅相變化的模擬信號。它輸出的信號一是穩定可靠；二是方便調參，使系統更加精簡、靈活[9-12]。

DDS 產生復雜波形的方法分為兩種：直接數字波形合成技術（DDWS）和直接數字頻率合成技術（DDFS）[13-14]。DDFS 技術存在相位截斷，從而導致雜散噪聲增大，而DDWS 技術只有信號的諧波分量，雜散很小；DDFS 技術只能產生周期性正弦信號，而DDWS 技術可以產生任意復雜的信號。在硬件上，DDFS 需要相位和頻率累加器，而且要求是高速電路，而DDWS 則不需要。基于DDS 產生的信號必然存在誤差與失真，DDWS 具有頻譜修正的優勢，可以對信號進行預失真處理，而DDFS 做不到。綜上所述，對于太赫茲人體成像系統來說，需要一個可以產生任意波形和可調參數的基帶信號源，所以選擇DDWS 更為合適，該系統是基于DDWS 技術設計而成的。

1 DDWS技術原理

DDWS 技術是按照預定的采樣頻率，計算出所需波形各個采樣點的幅值，將其存儲在高速存儲器中。輸出波形時，將采樣點的數據按照之前的采樣頻率順序輸出，經過高速DAC 轉換，得到所需要的模擬信號。原理框圖如圖1所示。

圖1 DDWS原理框圖

以正弦信號為例，若正弦信號的頻率為f，根據奈式采樣定理可知，采樣頻率fs至少大于2f才能還原出原始波形。一般在實際工程應用中選擇f≥3fs，即3 倍的信號頻率對原始信號進行采樣。采樣間隔為Δt，即Δt=1/fs，總之，可以得到一系列的采樣值：

s1=s(0),

s2=s(Δt),

s3=s(2Δt),

……

sn=s((n-1)Δt)

將這些采樣值存儲在flash 中，通過FPGA 或者DSP 等高速微處理器在采樣頻率fs下，將采樣點傳輸至高速DAC，DAC 將數字波形轉化成相應的模擬波形。模擬波形經過低通濾波器（Low Pass Filter，LPF）濾除高次諧波后進行最終的波形輸出。將輸出的波形與理想波形進行比對，計算出誤差，將這些誤差作為補償加載到處理器中，完成預失真補償，從而進一步優化輸出信號，得到理想波形。基于DDWS技術輸出的信號波形的相位具有連續性，尤其是輸出線性調頻信號時，不同頻率之間信號的相位不是階躍變化的，而是連續變化的。而且輸出響應很快，響應時間只取決于DAC 采樣時間，目前大多數高速DAC 響應時間為納秒級，但是數字器件的處理速率也限制了信號的帶寬。該技術完全為數字模塊化結構，十分靈活，可輸出任意波形。

2 LFM信號的產生

線性調頻信號（LFM）[15-17]是指一段時間內頻率連續線性變化的信號。主動式人體安檢儀的信號源本質上是一個雷達發射機，所以為了提高雷達各方面的性能，發射信號需要具有較大的時寬帶寬積D。對于一般單一的載頻信號來說，信號的時寬帶寬積滿足D≈TB≈1，T為信號時寬，B為信號帶寬。而線性調頻是脈沖壓縮技術的一種，它的時寬帶寬積遠大于1，滿足雷達發射機的需求，信號處理比較容易，可廣泛應用到雷達系統中。

LFM 信號的復數表達式為：

其中，T表示信號時寬，B表示信號帶寬，調頻斜率K=B/T，f0表示信號的中心頻率，LFM 信號的復包絡x(t)為：

LFM 信號瞬時頻率為：

因此，由式（3）可以看出，LFM 信號的頻率是關于時間t的線性函數。

該系統要求時寬T=120 μs，頻率范圍為210～330 MHz，帶寬B=120 MHz，中心頻率f0=270 MHz，采樣率為2 GHz；將以上參數帶入上述公式中，利用Matlab 產生信號波形的幅頻特性如圖2所示，時寬120 μs 內的瞬時頻率如圖3所示。

圖2 210～330 MHz幅頻特性

圖3 210～330 MHz瞬時頻率

以2 GB/s 的采樣頻率對信號進行采樣，每一個數據點以int8 數據類型存儲，共產生240 kbit 的數據，文件以.coe 格式儲存。

3 DDWS信號源實現方法

該系統中，主控板上的晶振提供FPGA 的50 MHz工作時鐘，時鐘芯片提供DAC 的2 GHz 工作時鐘。由于信號的數據量小，因此該系統沒有使用額外的flash 來存儲數據，采用在FPGA 內開辟一塊片內RAM，系統上電后，信號數據先下載到片內RAM 中，下載成功后，FPGA 中的主控程序將數據進行串并轉換[19]，通過高速LVDS 接口傳輸給高速DAC，DAC 將波形進行還原，并濾波輸出。系統框架圖如圖4所示。

圖4 系統框架圖

3.1 數字部分的FPGA實現

該系統中的FPGA芯片主要包括4個功能，即4個功能模塊：1）存儲器模塊；2）時鐘分頻模塊（PLL）；3）主控模塊；4）差分信號高速傳輸模塊（LVDS）。FPGA 內程序由verilog 語言編寫，編程環境采用vivado2017[18]。存儲器模塊由FPGA 中的RAM 實現，將.coe 文件下載至RAM 中即可。時鐘分頻模塊將DAC 輸入的DCO（500 MHz）時鐘進行分頻，經過四分頻得到一路125 MHz 的時鐘，提供給主控模塊，零分頻得到一路500 MHz的時鐘，提供給LVDS 模塊，該模塊利用FPGA 中的PLL IP 核實現。差分信號高速傳輸模塊（LVDS）實現將傳輸速率為125 MHz 的128 bit 的并行數據轉換成傳輸速率為1 GHz 的16 bit 的串行數據輸出，此模塊利用FPGA 中的LVDS IP 核實現。主控模塊的一個功能是實現數據的串并轉換，將RAM 中8 bit 的int 類型數據轉換成128 bit 并行數據；現將RAM 中的數據進行合并，存入FIFO 中，然后將并行128 bit 數據以125 MHz 速率從FIFO 中讀取至LVDS 模塊；另外一個功能是對DAC 和時鐘芯片初始化配置。利用modelsim10.5 對系統進行仿真，經驗證，LVDS 模塊輸入的128 bit 并行數據序列與設計的序列吻合；系統建立時間滿足：

Tsetup ≤Tclk-Tffpd(max)-Tcomb(max)

系統保持時間滿足：

Thold ≤Tffpd(min)+Tcomb(min)

其中，Tclk 為時鐘周期，Tcomb 為組合邏輯延時，Tffpd 為D 觸發器響應時間。因此，系統時序收斂，符合設計需求。

該系統選用XILINX XC7K325T 作為系統的FPGA 芯片，選用此款芯片的理由：首先，該系統傳輸數據量為240 kByte，即1.92 Mbit，此款芯片Block RAM 存儲器為34 Mbit，滿足系統構建片內RAM 的要求。其次，選用此款芯片的最主要原因是該系統FPGA 向DAC 傳輸數據的頻率為2 GB/s，DAC 為兩路輸入，所以每一路的傳輸頻率應為1 GB/s，且為差分LVDS 電平傳輸。該芯片支持168 通道1.25 Gb/s LVDS 傳輸，滿足系統要求。最后，該系統的FPGA主要功能是控制數據的傳輸，以及通過SPI 通信控制外圍芯片，芯片內部基本不作任何運算，所以對于FPGA 內部的硬乘法器和加法器數量不作任何要求，此款芯片的運算單元絕對滿足需求。

3.2 系統時鐘及高速DAC選型

穩定的時鐘對于系統整體來說至關重要，該系統DAC 的采樣速率達到2 GHz，LVDS 接口傳輸速率達到1 GHz。考慮到整體系統的穩定和相參，采用唯一的時鐘芯片的輸出作為整個系統的全局時鐘。因此，采用ADI 公司的ADF4350 芯片作為系統的全局時鐘，ADF4350 是一個集成VCO 的寬帶頻率合成器，其本質上是一個PLL，輸出頻率范圍為137.5～4 400 MHz，可以實現小數分頻和整數分頻，需要系統的FPGA 芯片利用SPI 協議寫入控制字來實現特定的功能。在該系統中，根據采樣率要求，將ADF4350 輸出單頻設置為2 GHz。

DAC 的性能直接決定了所能夠輸出的LFM 信號的性能。該系統選用ADI 公司的ADF4350 芯片。其主要特性：支持11 位雙端口LVDS 邏輯電平輸入；最高數模轉換速率達2.5 GHz，而該系統要求采樣率2 GHz，完全滿足需求；可以將輸入的時鐘信號進行四分頻后產生DCO 信號，用于實現FPGA 芯片同步數字輸入；基于CMOS 工藝制造，通過獨有的開關技術以獲得更大的DAC 輸出動態范圍。可以配置成單端輸出和差分輸出。該DAC 芯片共具有54 個寄存器，可以利用FPGA 芯片對其進行合理配置，實現系統所需的功能。

3.3 高速數模電路的阻抗匹配問題

該系統中，芯片ADF4350 與芯片AD9739A 之間的信號頻率為2 GHz，LVDS 接口與芯片AD9739A 之間的信號頻率為1 GHz，因此信號的波長為厘米量級。根據信號完整性理論，信號的波長相對于傳輸線長度不足以忽略時，必須考慮其反射的影響；如果要求將信號完全從源端傳輸到負載，則必須保證負載的阻抗與源的阻抗相等，如果它們不相等，則只有一部分能量會被負載消耗，而另一部分能量會被反射回源端，源端將被迫消耗一部分能量來抵消反射回來的能量。因此，必須在傳輸線中增加相應的阻抗匹配減小反射。假設源端的特征阻抗為Z1，負載端的特征阻抗為Z2，反射系數為Kr，則：

由式（4）可知，系統開路時，Z2=+∞，所以Kr=1；系統短路時，Z2=0，所以Kr=-1；開路和短路信號全部反射。當Z1=Z2時，Kr=0，即信號沒有反射。綜上所述，只有當負載和源的特征阻抗相等時，信號沒有反射，實現了阻抗匹配。該系統中涉及的芯片的特征阻抗均為差分100 Ω，PCB 板上傳輸線特征阻抗設計為差分100 Ω，差分線走線嚴格平行且等長，每組差分線之間間距要夠寬，避免串擾，高速傳輸線不使用過孔；而且，差分信號要求一個差分之間添加匹配電阻，該電阻盡量靠近負載端放置，阻值為100 Ω。

3.4 測試結果

如圖5所示，利用頻譜儀對信號源輸出結果進行測試，首先得到以500 MHz 為例的點頻源，輸出功率為-4.75 dBm。

圖5 500 MHz點頻

圖6展示了210～330 MHz 的線性調頻信號在頻譜儀上的顯示結果，輸出功率為-4.7 dBm，頻率范圍為210～330 MHz，雜散噪聲小于-20 dB，相位噪聲小于-142 dBc/Hz＠1 MHz，圖中調頻范圍外存在一些雜散噪音，可以通過加入帶通濾波器進行濾除。

圖6 210～330 MHz線性調頻信號

4 結 論

文中采用直接數字波形合成技術，實現了主動式太赫茲人體安檢儀雷達發射機基帶寬頻信號源的設計與研制。該系統采用數字信號直讀的方式，相對于傳統直接倍頻的方式，結構更加簡單，而且系統可以產生任意復雜的波形，靈活性更高。該系統帶寬為210～330 MHz，脈寬為120 μs，相位噪聲小于-142 dBc/Hz＠1 MHz。該設計克服的難點：

1）該系統中DAC 的采樣率達到2 GHz，DAC 與FPGA 之間的信號傳輸速率達到1 GHz，針對此情況，在設計中著重解決信號完整性的問題，有效避免了信號的衰減；

2）有效地解決FPGA 內部邏輯電路的高速信號傳輸的時序收斂等問題，保證數字信號的穩定傳輸。

該系統的創新點為利用Vivado 中的Block Memory Generator IP 核在FPGA 內部開辟片內RAM，用于存儲線性調頻信號波形數據。而傳統DDWS 均采用外接flash 的方式，該系統充分利用FPGA 的內部資源，既便于開發，又降低了系統成本。