基于40 nm CMOS 工藝的電荷泵鎖相環(huán)設(shè)計

路 哲，馬 奎，2，唐重林，楊發(fā)順，2，梁 蓓，2

（1 貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院，貴陽 550025；2 貴州省微納電子與軟件技術(shù)重點實驗室，貴陽 550025；3 牛芯半導(dǎo)體（深圳）有限公司上海第一分公司，上海 201210）

0 引言

如今，高速數(shù)據(jù)傳輸系統(tǒng)已成為各大研究機構(gòu)、高校、企業(yè)研究的焦點［1］。高速SERDES 接口芯片作為高速數(shù)據(jù)傳輸系統(tǒng)的一部分，主要包括3 部分：發(fā)送端（transmitters，TX）、接收端（receive，RX）以及鎖相環(huán)（Phase Locked Loop，PLL）。鎖相環(huán)負責(zé)SERDES 各個模塊所需要的時鐘信號，并管理這些時鐘之間的相位關(guān)系［2］。SERDES 的一個重要性能指標是抖動（jitter），因為抖動直接和誤碼率（BER）相關(guān)［3］。鎖相環(huán)的相位噪聲是SERDES 抖動的重要來源。也可以說鎖相環(huán)的相位噪聲性能決定著SERDES 的誤碼率水平。

本文設(shè)計的鎖相環(huán)主要應(yīng)用于SERDES 接口芯片中，因此對鎖相環(huán)進行噪聲的研究與分析尤為重要。要保證SERDES 內(nèi)部系統(tǒng)工作時信號傳輸?shù)姆€(wěn)度與精度，就要求鎖相環(huán)的輸出信號時鐘穩(wěn)定，盡量減少噪聲干擾，降低輸出信號的抖動［4］。因此需要設(shè)計出一種低噪聲鎖相環(huán)，以滿足SERDES 對時鐘信號低誤碼率的要求。

為了盡可能減小面積，且優(yōu)化輸出噪聲，一般采用三階鎖相環(huán)，即LPF 內(nèi)部為二階。這樣既節(jié)省了面積又濾除了頻帶內(nèi)的高頻噪聲，達到低噪聲、低抖動的目的。為了擴大鎖相環(huán)的輸入輸出頻率范圍，最有效地方法是增加輸入輸出分頻器［5］。本文的CPPLL 包含3 個分頻器，在不含輸入輸出分頻器的情況下，本文的輸入范圍為25～200 MHz，輸出范圍2.4～4 GHz。根據(jù)不同規(guī)格與需求，通過增減分頻器來達到所需的頻率范圍。為了減小面積與輸出抖動，振蕩器采用環(huán)形振蕩器（ring vco）。為了簡化電路，延遲單元采用負阻結(jié)構(gòu)。通過優(yōu)化參數(shù)以達到降低振蕩器噪聲，從而降低鎖相環(huán)整體噪聲的目的。

1 電荷泵鎖相環(huán)的整體結(jié)構(gòu)

如圖1 所示，電荷泵鎖相環(huán)（CPPLL）由鑒頻鑒相器（PFD）、電荷泵（CP）、環(huán)路濾波器（LPF）、壓控振蕩器（VCO）、分頻器（Divider）等模塊構(gòu)成。

工作原理分析如下：

首先給鎖相環(huán)的鑒頻鑒相器提供一個參考輸入信號，此信號和通過環(huán)路分頻器后的反饋信號相比較，輸出一個和兩者相位差成正比的電壓信號。該電壓信號控制后級電荷泵電路中開關(guān)的打開或者關(guān)斷狀態(tài)，電荷泵把輸入的電壓信號轉(zhuǎn)換為輸出電流信號。該電流信號會通過環(huán)路濾波器中電容的充放電機制，將電流信號再轉(zhuǎn)換為電壓信號。這時的電壓通過控制壓控振蕩器的振蕩頻率，實現(xiàn)鎖相環(huán)輸出頻率的調(diào)節(jié)。鎖相環(huán)的輸出頻率通過分頻器后，再將反饋頻率和輸入?yún)⒖碱l率進行比較，重復(fù)上述過程，直到輸入?yún)⒖碱l率和環(huán)路反饋頻率同頻同相，這時稱鎖相環(huán)鎖定。

2 鎖相環(huán)模塊電路設(shè)計與仿真

CPPLL 是數(shù)模混合類電路，其中分頻器、鑒頻鑒相器屬于數(shù)字模塊，而電荷泵、低通濾波器、壓控振蕩器則屬于模擬模塊。

2.1 鑒頻鑒相器（PFD）

本文所采用的PFD 為常用的可以減小“死區(qū)”效應(yīng)功能的鑒頻鑒相器。“死區(qū)”是指鎖定之后，UP／DN 信號沒有輸出。此問題，一般采用圖2 的結(jié)構(gòu)形式來解決。

圖2 減小死區(qū)效應(yīng)電路示意圖Fig.2 Schematic diagram of reducing dead zone effect circuit

圖中：A 為Fref 時鐘信號，B 為Fbk 反饋時鐘信號。經(jīng)過DFF，產(chǎn)生一個RESET 信號，將DFF 重置，使得每隔一個周期，DFF 將至少輸出一個脈沖信號，脈沖寬度取決于RESET 的延遲時間［6］。設(shè)計中，加入一個延遲單元來減小死區(qū)，可以通過增減延遲單元來控制脈沖寬度。

PFD 死區(qū)時間仿真結(jié)果如圖3 所示，仿真驗證得到鑒頻鑒相器的死區(qū)時間，在典型工藝角下只有180 ps。

圖3 鑒頻鑒相器的死區(qū)時間Fig.3 Dead time of the frequency discriminator

2.2 電荷泵（CP）

本文采用的電荷泵如圖4 所示。

圖4 電荷泵電路原理圖Fig.4 Schematic diagram of charge pump circuit

在圖4 中，電流鏡采用了可以大大的增加輸出阻抗共源共柵結(jié)構(gòu)（M5、M8與M9、M14），增加電流匹配性，可以減小由于溝道長度調(diào)制效應(yīng)帶來的誤差。由于使用了運算放大器，使得M6的漏端電壓被鉗位，M6的漏端電壓近似等于M12的漏端電壓。如果電流源對應(yīng)的晶體管的尺寸相等，則有I3＝I4，又因為I1＝I3，且I1＝I2，所以I2＝I4。電路中通過多種方法來提高電流匹配性，因此電流匹配性很高，靜態(tài)電流匹配可以達到99%以上，動態(tài)電流匹配也可以達到90%以上。另外，本結(jié)構(gòu)在電流鏡像管和開關(guān)管之間采用并聯(lián)MOS 電容，來防止電荷泄露和時鐘饋通［7］效應(yīng)，以進一步減小電流失配和電荷雜散等不利因素，提高電流的匹配。電荷泵電流不匹配的瞬態(tài)仿真波形如圖5 所示。

圖5 電荷泵電流不匹配的瞬態(tài)仿真波形Fig.5 Transient simulation waveform of charge pump current mismatch

仿真結(jié)果表明：在全工藝角條件下，電荷泵電流的瞬態(tài)失配小于7%。

2.3 壓控振蕩器（VCO）

壓控振蕩器通常采用單端延遲單元，但這種結(jié)構(gòu)電源抖動會對其產(chǎn)生較大干擾。為了抑制電源噪聲，本文使用的差分結(jié)構(gòu)的環(huán)形振蕩器，由3 個延遲單元組成。差分結(jié)構(gòu)VCO 的另外一個好處是，可以由任意級數(shù)的延遲單元構(gòu)成，而傳統(tǒng)的單端輸出的延遲單元則只能使用奇數(shù)級來產(chǎn)生振蕩［8］。

本文壓控振蕩器的控制電壓相較于文獻［9］采用的V2I 結(jié)構(gòu)，使用了超低閾值的native MOS 管來進行優(yōu)化，使壓控振蕩器可以工作在VCNTL 電壓很低的情況下控制頻率，理想情況下可以達到0 附近。在電路設(shè)計中，M2管采用大尺寸溝道長度和溝道寬度，達到減小相位噪聲的目的。壓控振蕩器的電路框圖如圖6 所示，其工作原理如下：

圖6 壓控振蕩器的電路框圖Fig.6 Circuit block diagram of voltage controlled oscillator

首先VCNTL 開啟M2，同時M1、M3自啟動打開，形成一個總電流I1。當VCNTL 變化時，總電流I1發(fā)生變化，同時I2基本不變，所以I1的變化量全部都轉(zhuǎn)化為I3的變化量。即轉(zhuǎn)化為延遲電路的電流變化。通過延遲電路電流的變化，可以改變電路的延遲時間［5］。電路的延遲與壓控振蕩器的振蕩頻率直接相關(guān)，即可改變壓控振蕩器的頻率，達到電壓控制頻率的目的。VCO 的調(diào)諧曲線如圖7 所示。

圖7 VCO 的調(diào)諧曲線Fig.7 Tuning curve of VCO

根據(jù)圖8 的仿真結(jié)果表明：在偏離中心頻率1 MHz處的相位噪聲為－91.8 dBc／Hz。

圖8 壓控振蕩器相位噪聲仿真波形Fig.8 Voltage－ controlled oscillator phase noise simulation waveform

2.4 低通濾波器（LPF）

濾波器是整個PLL 環(huán)路中非常重要的組成部分。環(huán)路的穩(wěn)定性、帶寬等多項指標與低通濾波器密切相關(guān)。整個PLL 環(huán)路的開環(huán)傳遞函數(shù)可以表示為：

其中，kPFD，CP為PFD 和CP 的增益乘積；HLPF為LPF 的傳遞函數(shù)；N為環(huán)路分頻器的分頻比；kvco為VCO 的增益。將表達式代入之后可以得到開環(huán)增益為：

顯然，當S ＝wn時，H（S）＝1，此時的wn稱為環(huán)路帶寬。

LPF 采用無源形式，結(jié)構(gòu)如圖9 所示。

圖9 低通濾波器電路結(jié)構(gòu)圖Fig.9 Low－pass filter circuit structure diagram

其傳遞函數(shù)可以表示為：

系統(tǒng)的相位裕度為：

對wn求偏導(dǎo)，令其等于0 可得：

帶入H（S）＝1，通過解方程可以得到LPF 各變量：

本文綜合鎖相環(huán)電路的穩(wěn)定性、面積和具體應(yīng)用環(huán)境，濾波采用無源二階低通濾波器。電阻選用多晶硅電阻，該類電阻在電路設(shè)計中用途很多且精度也較高。在電容的選用中，MIM 電容雖然精度較高但占用的版圖面積過大。所以采用工作于強反型狀態(tài)NMOS 管的MOS 電容［10］。其在版圖中所占用的面積可以大大減小，且精度也較高。

圖9 為本文所設(shè)計的二階環(huán)路濾波器的電路圖。其中M1管和M2管分別代表電容C1和C2。在只有一個電容C1的情況下系統(tǒng)不夠穩(wěn)定，加入R1在環(huán)路中引入一個零點，用來提高系統(tǒng)的相位裕度，使系統(tǒng)穩(wěn)定。引入電容C2來抑制控制電壓上的跳動［11］。

3 系統(tǒng)仿真結(jié)果

本文采用SMIC 40nm CMOS 工藝，對所設(shè)計的鎖相環(huán)電路進行了仿真驗證。主要驗證壓控振蕩器控制電壓紋波和抖動眼圖，以及鎖相環(huán)抖動眼圖。

在TT_65_NV 下，輸入頻率為Fin ＝100 MHz、電荷泵電流ICP ＝150 uA、低通濾波器電阻R ＝1.5 kohm、電容C1＝200 p、C2＝10 p、分頻器的分頻比DIV_FB ＝40。控振蕩器的輸出頻率Fvco ＝4 GHz，經(jīng)后置分頻器的輸出Fout ＝500 MHz。

由圖10 可知，壓控振蕩器上的電壓紋波為810 μV（小于1 mV）。壓控振蕩器輸出波形的抖動眼圖如圖11 所示。

圖10 壓控振蕩器控制電壓上的紋波Fig.10 Ripple on the voltage controlled oscillator control voltage

圖11 壓控振蕩器輸出波形的眼圖Fig.11 Eye diagram of the output waveform of the voltagecontrolled oscillator

由圖11 可知，此壓控振蕩器輸出波形眼圖的抖動為0.66 ps。鎖相環(huán)輸出波形的眼圖如圖12 所示。

圖12 鎖相環(huán)輸出波形的眼圖Fig.12 The eye diagram of the output waveform of the phaselocked loop

鎖相環(huán)總的抖動為各模塊單獨抖動的加權(quán)和。從圖12 可以看出，鎖相環(huán)總的輸出波形眼圖的抖動為0.53 ps。滿足在典型情況下鎖相環(huán)低抖動的性能要求。

4 版圖與后仿真

電路基于SMIC 40 nm 工藝，其版圖使用Cadence公司的版圖工具Virtuoso 進行設(shè)計。使用Calibre進行DRC 和LVS 驗證，提取寄生參數(shù)進行后仿真驗證［12］。鎖相環(huán)整體版圖如圖13 所示，芯片尺寸為0.4×0.45 mm。圖14 和圖15 分別為壓控振蕩器的輸出電壓雜散仿真和鎖相環(huán)的抖動眼圖仿真結(jié)果。從仿真結(jié)果中可以看出壓控振蕩器的輸出電壓雜散小于1 mV，鎖相環(huán)的絕對抖動小于1 ps。

圖13 鎖相環(huán)整體版圖Fig.13 The overall layout of the phase－locked loop

圖14 壓控振蕩器的輸出電壓雜散仿真結(jié)果Fig.14 The output voltage spur simulation results of the voltagecontrolled oscillator

圖15 鎖相環(huán)的眼圖仿真結(jié)果Fig.15 Eye diagram simulation results of the phase－locked loop

5 結(jié)束語

本文基于SMIC 40 nm 工藝，通過對壓控振蕩器的控制電壓方式進行改進，簡化了壓控振蕩器電路，優(yōu)化了VCO 的相位噪聲。

完成了鎖相環(huán)各模塊電路的結(jié)構(gòu)和參數(shù)設(shè)計以及版圖設(shè)計，提取寄生參數(shù)并進行了后仿真。由仿真結(jié)果顯示，本文所設(shè)計的鎖相環(huán)的鎖定時間小于2us，抖動小于1ps，功耗小于20 mW。