一種集成4/5 和8/9 的異步預分頻器設計

張 博,王好博

(西安郵電大學 電子工程學院,陜西 西安 710121)

基于鎖相環(Phase Locked Loop,PLL)的射頻頻率綜合器是收發機電路的主要組成部分,主要為無線收發系統提供本地振蕩信號[1]。隨著通信技術的不斷發展,無線通信工作頻段日益提高,部分場景下需求頻段已達到了幾個GHz[1-2]。因此對鎖相環的要求也逐漸提高,高速、低功耗、小型化已成為追求的目標。在鎖相環中,分頻器和壓控振蕩器是核心模塊,分頻器位于鎖相環反饋支路上,直接接收來自壓控振蕩器的信號,工作在頻率綜合器中的最高頻率,其工作速度、工作頻率和功耗決定了整個頻率綜合器的性能[3]。因此,研究和設計一種高頻率、低功耗、面積小的雙模預分頻器有著重要的意義和價值[4]。

雙模預分頻器以D 觸發器為基本組成單元,近年來為了提高D 觸發器的性能,不斷涌現出各種類型的觸發器電路結構。文獻[4]采用MOS 電流模邏輯電路,設計了一個二分頻器和一個四分頻器,其中二分頻器最高工作頻率為7.7 GHz,功耗為76.68 μW,四分頻器最高工作頻率為3 GHz,功耗為153 μW。文獻[5]采用真單相位時鐘控制電路,設計了8/9 雙模預分頻器,其中8/9 雙模預分頻器的最高工作頻率為5.7 GHz,功耗為6.25 mW。文獻[6]采用電流模邏輯電路設計了4/5,8/9 前置分頻器,最高工作頻率可達10 GHz,功耗為80 mW。

本文采用CMOS 源極耦合邏輯(Source Coupled Logic,SCL)電路,針對同步分頻器最高頻率受工作速度和D 觸發器個數的影響,設計了異步分頻器,提高了電路的工作頻率,并減少了D 觸發器的個數,降低了功耗,節省了芯片面積。由于雙模預分頻器只能實現兩種分頻比,為了滿足不同應用需求且不增加分頻器的個數,本文通過一種電路結構同時實現了4/5分和8/9 分的雙模預分頻器功能,提升了預分頻器的電路性能,同時也提高了頻率綜合器的性能。

1 預分頻器設計

分頻器是鎖相環頻率綜合器的主要模塊之一,其作用是將壓控振蕩器產生的高頻時鐘進行降頻處理,在鑒頻鑒相器的輸入端與參考信號作比較,通過鎖相環路的負反饋原理,使分頻后的信號和參考信號頻率相等且相位對齊,從而鎖定輸出頻率[7]。雙模預分頻器主要包括同步預分頻器和異步預分頻器兩種結構。

1.1 同步4/5 預分頻器

同步4/5 預分頻器的結構框圖如圖1 所示,由四個SCL-D 觸發器和兩個與非門構成,當Mode 信號為低電平時,電路的分頻比為4。當Mode 信號為高電平時,電路的分頻比為5。在D 觸發器1(DFF1)和D 觸發器2(DFF2)之間再加入兩級觸發器即可構成同步8/9 分頻器,控制邏輯不變。之所以稱之為同步預分頻器,是因為四個D 觸發器的輸入為同一個信號,因此它們的時鐘會同步。該種類型分頻器邏輯結構簡單,得到了很廣泛的應用,但雙模預分頻器電路直接接收來自壓控振蕩器的輸出信號,工作頻率很高,同步的電路結構使得所有的觸發器都工作在最高頻率,會消耗非常大的功耗。當有更高分頻比的需求時,只能通過增加D 觸發器的個數來實現。電路過于冗余且會造成不正常的循環,電路邏輯會發生錯誤。異步分頻器會很好地解決該類問題[8-9]。

圖1 同步4/5 預分頻器結構框圖Fig.1 Synchronous 4-or-5 prescaler structure

1.2 異步8/9 預分頻器

異步8/9 預分頻器的結構框圖如圖2 所示,異步8/9 預分頻器可以看作由同步2/3 分頻器結構和兩個二分頻器級聯以及模式控制電路組成。工作原理為:當Mode 信號為高電平時,模式控制電路的輸出恒為低電平,如圖3 所示虛線框中的2/3 分頻電路工作在2分頻模式,Fin信號經過2/3 分頻電路二分頻后,再經過DIFF3 和DIFF4 兩級二分頻器電路,輸出Fout信號為8 分頻后的信號。當Mode 信號為低電平時,節點F為邏輯“1” 時,2/3 分頻電路工作在3 分頻模式;節點F 邏輯為“0” 時,2/3 分頻電路工作在2 分頻模式,Fin信號在經過2/3 分頻電路后再經過下面的兩級二分頻電路,此時輸出Fout信號為9 分頻后的信號。異步分頻器的核心思想是:在進行奇數分頻時,在一個輸出周期內,它的輸出有且僅有一個輸入時鐘周期與其他周期不同。與具有相同分頻比功能的同步分頻器比較,異步分頻器電路結構在保證邏輯正確的同時,避免了所有D 觸發器都工作在電路最高頻率,D 觸發器的數量也有所減少。尤其當需要更高分頻電路時,異步觸發器所需增加的觸發器個數遠遠小于同步觸發器,大大節省了芯片的面積和電路整體功耗。

圖2 異步8/9 分頻器結構框圖Fig.2 Asynchronous 8-or-9 prescaler structure

1.3 集成4/5 和8/9 異步預分頻器

集成4/5 分和8/9 分異步預分頻器的結構框圖如圖3 所示,電路由四個D 觸發器、一個模式控制電路和四個傳輸門組成。框圖上面部分構成2/3 分頻的D 觸發器與邏輯門電路進行了合并,構成了集成門電路的D 觸發器。集成4/5 分和8/9 分異步預分頻器電路通過四個傳輸門和模式控制電路來實現不同分頻模式的切換,當開關SW0=1,SW0B=0,且SW1=0,SW1B=1 時,傳輸門T1、T2 導通,傳輸門T3、T4 關斷,輸出4 或5 分頻信號。當開關SW0=0,SW0B=1,且SW1=1,SW1B=0 時,傳輸門T3、T4 導通,傳輸門T1、T2 關斷,輸出8 或9 分頻信號。當控制信號MODE=0,MODEB=1時,模式控制輸出信號在高低電平之間切換,控制2/3分頻電路工作模式在2 或3 分頻之間切換,整體電路工作在5 或9 分頻模式。當MODE=1,MODEB=1 時,模式切換電路輸出恒為低電平,2/3 分頻電路一直工作在2 分頻模式,整體電路工作在4 或8 分頻模式。

圖3 集成4/5 分和8/9 分異步預分頻器結構框圖Fig.3 Integrated 4-or-5 and 8-or-9 asynchronous prescaler structure

2 電路設計

2.1 SCL D 觸發器電路

源極耦合邏輯(SCL)電路由兩個鎖存器級聯組成,其電路原理圖如圖4 所示,其中M1和M2,M8和M9為兩對采樣對管,采樣管負責信號的輸入輸出,信號從其柵極差分輸入,漏極差分輸出;M3和M4,M10和M11為兩對交叉耦合對管,也被稱作鎖存管,為環形電路提供負阻,確保電路能保持振蕩,并形成正反饋。鎖存管會鎖定前一時刻采集到的信號,當下一個時刻時鐘信號到來的時候,前一時刻采集到的信號才能被發送到下一級。R1,R2,R3,R4為負載電阻,也被稱作上拉電阻,電阻有兩方面的作用,一方面會形成壓降,可以限制電路的輸出擺幅。一方面可以通過檢驗電阻兩端的電流檢驗環路的自諧振情況[10]。

圖4 SCL 電路原理圖Fig.4 SCL schematic

MOS 管M5和M6,M12和M13為兩對時鐘輸入對管,其中M5和M13接正向時鐘信號CLKP,M6和M12接反向時鐘信號CLKN,MOS 管M7和M14作為尾電流源,其作用主要是在直流偏置電壓的控制下,為電路提供穩定的工作電流。

整體電路可分為三部分:由電阻組成的上拉網絡,MOS 管組成的下拉網絡和恒定電流源[11-12]。SCL 電路是一種靜態的差分結構,在任意時間,電流僅會導向其中一條支路,導向哪條支路取決于輸入的時鐘信號和下拉網絡要實現的邏輯[13]。沒有電流導向的支路輸出恒為Vdd,而電流導向的支路由于上拉電阻的存在,輸出電壓被限制在Vdd-IssR。圖5 為鎖存器等效電路,A,B 節點與圖4 中的A,B 節點相對應。C1,C2為A,B 兩點的寄生電容,V1,V2分別表示兩條支路的電壓,Iss表示尾電流源,R為上拉電阻的阻值。

圖5 輸出信號從高到低階段的等效電路圖Fig.5 Equivalanet circuit when output singal changes state from “high” to “low”

下面分析電路工作頻率的影響因素,首先定義輸出“高” 和“低” 的值。當t=0 時,時鐘信號變高,輸入D 為高,C1會放電至Vdd-IssR,該電壓為低。同理,C1充電時直到Vdd停止,該電壓為高。假設在t<0時,輸出Q 是低,那么C1被充電至高,C2會放電為低,V1(0)=Vdd,V2(0)=Vdd-IssR。假設MOS 管足夠快速切換電流。當t=0+時,電流通過M1流向M5,在0

將初始條件V1(0)=Vdd代入一階線性微分方程(1),解得:

同理在B 點應用KCL 可得:

將初始條件V2(0)=Vdd-IssR代入式(3)可得:

因此半個時鐘周期長度必須滿足:

當式(5)的條件滿足,鎖存電路導通后,V2(t)將進一步增大,V1(t)繼續放電,輸出會鎖定為高。定義V1(t)放電電壓和V2(t)充電電壓相等時的時間為Tr,時鐘周期必須滿足T>Tr。將式(2)和(4)代入式(5),可得:

從式(6)中可以看出C1,C2的不同主要是來源于MOS 管M1和M2導通和關斷的差異,C1=C2時結果最優,假設C1=C2=C,代入式(6)可得:

從式(8)中可以看出降低電阻R可以提高電路的工作頻率,但R的大小與起振條件息息相關,主要取決于交叉耦合管,交叉耦合管為電路提供負阻,從而和正電阻抵消,保證電路環路增益始終大于1[14-15],所以起振條件應滿足:

式中,gm3,4為MOS 管M3和M4的跨導。將式(9)代入式(8)可得:

在鎖存階段開始時,Iss均等地流過M5和M6,M3和M4對稱的柵極和漏極電勢相等,M3和M4應處于飽和區,將式(11)和(12)代入式(10):

從式(13)可以看出,最高頻率隨著Iss的增大而增大,但增大Iss的同時,功耗也會增加。而且,在固定電源電壓下,Iss的值增加到某一水平時,只有增加MOS管的尺寸才能有限增大工作頻率,但這同時又會增加電容C的值。本文通過適當減少C的大小來提高工作頻率,在保證M1和M2跨導足夠強大可以快速切換電流的條件下,通過減小M3和M4的尺寸,使得C降低。

2.2 集成門電路的SCL D 觸發器電路

集成門電路的電路原理圖如圖6 所示。其中M1和M2組成了與門,M3和M4組成了或門。把門電路作為獨立的模塊加入電路中會降低信號傳輸的時效性,且增加電路版圖的負擔,增大芯片的面積。集成門電路的SCL電路不僅使得電路結構設計更簡便,而且消除了邏輯門模塊帶來的寄生參數,仿真結果表明這種結構的D 觸發器相比普通結構,其工作速度提高了10%～20%[16-17]。

圖6 集成門電路的SCL 電路原理圖Fig.6 SCL circuit with integrated gate schematic

2.3 模式控制電路設計

模式控制電路原理圖如圖7 所示,電路相當于三輸入或非門。其中An、Ap、Bn、Bp用來控制第四個觸發器是否接入電路,進而控制電路工作在4/5 還是8/9 分頻模式;Cn、Cp控制電路工作在奇數分頻還是偶數分頻模式。

圖7 模式控制電路原理圖Fig.7 Mode control schematic

3 芯片版圖設計及電路仿真

芯片版圖設計優先考慮總體版圖布局,版圖設計也遵循電路原理圖的結構,以D 觸發器為最小單元,也就是最小模塊。因為SCL 電路是一種全差分結構電路,版圖的設計應該格外注意電路的對稱和匹配。此外,在滿足電流密度的前提下,需要盡可能減小連線的寄生參數和連線之間的耦合[18-19]。圖8 為分頻器電路的整體版圖,芯片尺寸僅為120 μm×150 μm。

圖8 芯片版圖Fig.8 Chip layout

基于TSMC 0.18 μm 工藝,應用Cadence Spectre工具對電路進行仿真。在27 ℃,電源電壓Vdd=1.8 V下,仿真波形如圖9～12 所示。圖9 為輸入8 GHz 下5分頻模式輸出仿真圖,圖10 為輸入7 GHz 下4 分頻模式輸出仿真,圖11 為輸入3 GHz 下9 分頻模式輸出仿真,圖12 為輸入2 GHz 下8 分頻模式輸出仿真。結果表明,電路在四種模式下均能正確分頻,最高工作頻率可達8 GHz,每個D 觸發器尾電流源為50 μA,單個電阻阻值為1.6 kΩ,整體電路功耗為6 mW。

圖9 輸入時鐘8 GHz 下5 分頻模式輸出仿真圖Fig.9 Simulation result of 5-divider mode at 8 GHz clock input

圖10 輸入時鐘7 GHz 下4 分頻模式輸出仿真圖Fig.10 Simulation result of 4-divider mode at 7 GHz clock input

圖11 輸入時鐘3 GHz 下9 分頻模式輸出仿真圖Fig.11 Simulation result of 9-divider mode at 3 GHz clock input

圖12 輸入時鐘2 GHz 下8 分頻模式輸出仿真圖Fig.12 Simulation result of 8-divider mode at 2 GHz clock input

表1 是該預分頻器與不同文獻預分頻器的參數對比。從表1 中可以看出本文設計的預分頻器極大地拓寬了預分頻器的分頻范圍,功耗較小,面積較小,性能更優。

表1 預分頻器參數對比Tab.1 Parameter comparison of prescaler

4 結論

本文提出了一種集成4/5 和8/9 的預分頻器設計方案。基于SCL 結構設計了基本D 觸發器和集成門電路的D 觸發器,并采用異步邏輯構成了4/5 分頻器和8/9 分頻器,通過傳輸門和模式控制模塊把兩個電路整合為一個電路。仿真結果表明所設計的預分頻器在功耗和工作頻率上均優于傳統的CMOS 分頻器。該電路最高工作頻率可以達到8 GHz,降低了功耗,減少了芯片的面積,拓寬了電路的分頻范圍,節約了成本,更符合現代電路對分頻器的需求。