彈載小型化軟件無線電平臺設計

馬訓窮，管雪元，薄振華

（南京理工大學瞬態物理國家重點實驗室，江蘇南京 210094）

在外彈道測量研究中，彈載無線通信研究是新興的且極為重要的一部分。彈載無線電系統主要用來實現彈丸與其他收發設備的實時數據傳輸、無線定位等功能[1-4]。在實際應用中不同測量任務、不同作戰場景、不同型號彈體通常需要定制不同的通信指標與方案。傳統的彈載無線電設計方法針對不同的通信系統任務，多是以分散式硬件為核心設計不同通信體制需要定制的硬件系統，這種設計方法不但功能單一、可擴展性差，而且會造成項目開發成本巨大及開發周期長[5-9]。文中運用軟件無線電技術、FPGA 可重構技術和硬件電路小型化設計技術，設計了一套彈載小型化無線電硬件平臺，為彈載無線數據傳輸提供了一種功能可擴展、硬件可升級的小型化解決方案，可以滿足多種型號彈、箭的無線數據傳輸任務的需求。

1 硬件平臺設計

1.1 硬件平臺方案設計

彈載小型化軟件無線電平臺硬件設計分為射頻前端處理模塊設計和基帶數據處理模塊設計兩個部分。考慮到彈載安裝尺寸小、系統功耗低、實際使用需求和電路電磁兼容等因素，硬件平臺設計為一路發射、一收接收結構。硬件平臺總體架構如圖1 所示。射頻前端AD9361與基帶處理器FPGA 分別進行射頻信號處理與基帶信號處理。二者之間通過低壓差分信號總線（LVDS）、SPI 配置接口以及控制I/O 接口進行連接。

圖1 硬件平臺總體架構

射頻前端發射通路從LVDS 接收來自基帶處理器的數字信號，然后完成數字濾波、DA 轉換、模擬濾波、IQ 調制等功能后差分輸出，經過巴倫輸出單端調制信號到天線，將信號發射到空間中[10-12]。接收通路中，天線接收后單端輸出RF 信號，經過巴倫完成單端轉差分后輸出至AD9361，然后進行IQ 解調、模擬濾波、AD 轉換、數字濾波。所得數字信號通過LVDS送入基帶處理器中。基帶處理器主要完成LVDS 接口驅動、SPI 接口驅動、AD9361 工作狀態邏輯控制、數字基帶處理算法以及與上位機通信等功能。

射頻前端AD9361 集成射頻收發器構成的一路收發通道的中心頻率可配置范圍為70 MHz～6 GHz，信號帶寬范圍為200 kHz～56 MHz。射頻發射端可以提供最大7 dB 發射功率，發射端外接功率放大器的設計可滿足大輸出功率的需求。

基帶處理部分，FPGA 的主要任務是初始化配置AD9361、基帶調制解調、信道編碼以及RS422 接口。考慮到FPGA 內基帶算法計算對于數字信號處理方面的要求不高。同時由于系統中沒有高速串行接口，所以不需要高速串行收發器。此外，FPGA 外接的芯片主要包括AD9361、RS422 接口芯片等，這些芯片對FPGA 的I/O 不是特別大。實現以上功能所需的硬件資源主要是可編程邏輯塊CLB 和RAM，考慮到彈載硬件系統對尺寸和功耗的要求比較高，在FPGA 廠家Xilinx 公司7 系列芯片中，Artix-7 系 列可以滿足以上需求。因此，文中設計選用了Artix-7系列的FPGA。其中XC7A50T-2CPG236I 的邏輯資源和塊RAM 資源豐富，同時具有10 mm×10 mm 的CPG236 封裝，能夠滿足該設計對于小型化的需求。

1.2 硬件平臺小型化設計

為了適應多種型號彈的載安裝尺寸，必須進行小型化設計，提高硬件平臺的可安裝性能。文中主要從器件選型、布局布線、板卡安裝方法3 個方面進行設計。在滿足電路負載能力、電磁兼容能力、低噪聲要求的前提下優化原理圖設計，盡量減少器件數量且優先選用小封裝器件，例如選用BGA 封裝AD9361 與FPGA 芯片，選用小封裝且多路輸出的電源芯片，小封裝的電阻、電容、電感等。

AD9361 芯片同時具有射頻模擬電路與高速數字電路。從信號完整性考慮，為了使AD9361的RF部分與數字部分的快速瞬變保持隔離，設計采用10 層PCB 分層，層疊設計如圖2 所示。

圖2 PCB層疊設計

PCB 第1 層Top layer 與 第10 層Bottom layer 為射頻模擬信號布線層和器件放置層，第2、9 層為第1、10 層的參考地層，兩層均為完整銅平面，這對維持射頻信號完整性至關重要。第3、8 層為電源層，第3 層分區布置AD9361 模擬1.3 V、數字接口電源為2.5 V、邏輯輸出GPO 電源為3.3 V。第8 層分區布置FPGA的內部邏輯電源為1.0 V、輔助電源為1.8 V、I/O 口驅動電源為2.5 V 與3.3 V。AD9361 與FPGA 的數字線路位于內部第5 層和第6 層，包括SPI、LVDS、控制輸入輸出等線路，阻抗設計等長差分線為100 Ω、單端信號線為50 Ω、參考層為第4、7 層純銅平面。

為了縮減彈載安裝面積，板卡設計為兩塊直徑為24 mm、板厚為1.3 mm 的圓形板，兩塊板間使用柔性連接工藝，增加連接可靠性的同時保證抗過載能力。硬件實物如圖3 所示。

圖3 硬件實物圖

圖中右側為硬件平臺，下面一塊為射頻板，搭載AD9361及其外圍電路，上方一塊為基帶處理板，放置FPGA 芯片、FLASH 芯片、串口芯片等。兩板堆疊安裝，板間由3.5 mm 銅柱固定，最終形狀為直徑24 mm、高8 mm 的圓柱體，可以滿足多種彈載安裝需求。

2 軟件設計方法

2.1 數字接口驅動設計

AD9361 與FPGA 之間的收發通道的數據傳輸要適應大范圍的數據傳輸速率。硬件設計中AD9361與FPGA 數據傳輸通過低壓差分信號線LVDS 總線連接。在1T1R 工作模式下，AD9361 的LVDS 模塊可實現最大I/Q 兩路共122.88 MSPS 數據傳輸速率，射頻信號帶寬為56 MHz。FPGA 通過四線主從SPI 總線讀寫AD9361 可編程寄存器，可以實現射頻前端的初始化參數配置與工作狀態機控制。接口驅動用軟件編程的方法在FPGA 內實現LVD、SPI、UART 3 種接口的數據傳輸時序邏輯與接口通信指標控制的數字電路系統。

2.2 基帶數字系統設計

基帶數字系統包括發送通道與接收通道兩部分。

發送部分設計包括信源編碼、信道編碼、數字調制等。常用的信道編碼算法如LDPC 編碼、TPC 編碼、擴頻編碼，常用的調制算法為相移鍵控PSK、頻移鍵控FSK 調制。調制后輸入AD9361 的為12 位偽碼的離散數字信號，通過LVDS 接口驅動模塊將I/Q兩路數字信號送入AD9361 中。

接收通道設計部分，接收數字系統通過LVDS 接口接收到的數字信號，也是12 位偽碼的離散數字信號。經過同步處理、數字解調、信道譯碼后輸出傳輸的信息數據，通過RS422 接口發送給上位機。

2.3 射頻收發器編程設計

射頻芯片AD9361 中收發通路信號處理架構如圖4 所示。

圖4 AD9361收發信號處理架構

發射通道從LVDS 獲取基帶I、Q 數字信號,之后經過4 級數字濾波器：PROG TX FIR、TX HB1、TX HB2、TX HB3，對數字信號進行插值，進而獲取濾波增益。數字濾波器的插值倍數、濾波器階數與位寬等參數均可通過對AD9361 的寄存器編程進行控制。濾波后送入內部DA 轉換成模擬信號，經過兩級模擬低通濾波器（LPF）濾除雜散干擾之后上變頻成射頻信號。其中模擬濾波器分為TX BB LPF、TX secondary LPF 兩級，兩級濾波器帶寬均可配置。第一級的帶寬范圍較窄為625 kHz～32 MHz，通帶帶寬設置為信號帶寬的1.6 倍；第二級的帶寬范圍為2.7～100 MHz，通帶帶寬設置為信號帶寬的5 倍[13-14]。

接收通道中射頻信號經過下變頻后的信號路徑由兩個可編程模擬低通濾波器、一個12 位ADC 和四級可編程數字抽取濾波器組成。模擬低通濾波器用于去除下變頻產生的高頻干擾。數字抽取濾波器可以提供帶寬限制和帶外噪聲，并在數字化后降低雜散信號，也可用來匹配正確的數據速率送入LVDS 基帶數據收發接口[15-17]。

2.4 軟件實現方法

在硬件平臺上進行軟件設計以實現任務需要，無線電系統按照如下方法進行設計：

1）明確通信任務與技術指標；

2）設計無線電系統軟件框架；

3）平臺接口驅動設計；

4）射頻端參數配置設計；

5）基帶處理算法設計；

6）在開發平臺Vivado 上實現3）、4）的RTL 級編程，并對軟件功能、時序、布局布線進行仿真；

7）將軟件搭建的數字系統執行成bit 文件，燒寫入FPGA 芯片并調試平臺功能。

3 實驗驗證

按照2.3 節的軟件實現方法，并以射頻信號中心頻點為2.25 GHz、信息碼速率為1 Mbps、傳輸碼型為RNRZ_L、調制為BPSK 數字調制發射機為例進行實驗。

3.1 無線電系統軟件框架設計

軟件系統設計主要分為兩部分：基帶系統軟件設計與射頻前端配置軟件設計，軟件系統設計框架如圖5 所示。基帶系統軟件設計主要實現基帶數字信號處理功能，設計包括信源數據輸入接口、數據包緩沖、PCM 編碼、BPSK 調制以及LVDS 驅動等軟件設計。射頻前端配置軟件設計分為配置參數設計與配置參數寫入兩部分。其中配置參數設計部分是根據任務指標對AD9361 芯片進行射頻收發接口、數字時鐘與濾波器、數字接口、內部狀態機工作模式、接受增益控制與發送功率衰減控制等六大部分進行設計。配置參數寫入部分主要是在Vivado 平臺用硬件描述語言Verilog HDL 設計中實現文件寫入ROM 邏輯、參數寫入邏輯、AD9361 狀態監控邏輯與SPI 接口驅動邏輯等。

圖5 軟件系統設計框圖

3.2 軟件設計實現與仿真

基帶軟件設計中信源從上位機輸入FPGA 中，緩沖模塊拆解包后進行PCM 信源編碼，碼型設計為RNRZ_L，同時PCM 模塊將突發性數據包緩沖為連續的碼元速率為1 Mbps 的信號流PCM_out。BPSK調制部分使用DDS 直接數字頻率合成器生成1 MHz的正弦波，將一個周期分成16 個相位，通過讀ROM方式輸出16 個幅值。將PCM_out 碼元與載波相乘得到數字調制輸出信號BPSK_out。功能仿真結果如圖6 所示。BPSK_out 為12 位偽碼型數字信號，LVDS驅動模塊將已調信號發送給射頻前端。

圖6 BPSK調制系統仿真

射頻前端軟件的配置參數是根據3.1 節中闡述的六部分參數進行設計的。圖7 為使用AD936X Evaluation Solftware 工具軟件進行軟件射頻前端數字濾波器參數設計的配置頁，參數設計完成后可從工具軟件中導出配置文件。在這個頁面主要進行射頻前端AD9361 芯片內部的數字濾波器設計，前面闡述的系統任務碼速率為1 Mbps，在BPSK 調制端使用一個正弦周期、16 個相位幅值的方式生成正弦波調制原始碼元，通過LVDS 接口輸入AD9361 的數字信號符號速率為16 Msps，發射通道符號速率設計為16 Msps，發射與接收通道的射頻帶寬設置為1 MHz即可。發射端4 個內插數字濾波器的內插因子均設置為2，在DAC 數字輸入端，數字信號的符號速率達到256 Msps。

圖7 數字濾波器參數配置

將生成的參數文件編輯成可寫入ROM 的.coe 文件，在Vivado 平臺的工程項目軟件中創建配置AD9361 的ROM，之后編寫參數配置邏輯與狀態檢測邏輯，程序仿真如圖8 所示。其中dataout_ROM_0為配置文件ROM 輸出，高10 位0x3df 為寫入寄存器地址，低8 位0x01 為寫入的配置參數。SPI_CLK 為SPI 總線讀寫時鐘，SPI_ENB 為總線使能信號，SPI_DI 為寫入AD96361 寄存器信號，SPI_DO 為讀取AD9361 寄存器信號，當前為寫入模式。

圖8 AD9361配置仿真

3.3 硬件平臺實驗與結果

軟件系統設計、編程與仿真結束后，進行實驗驗證。實驗利用PC 端串口助手通過RS422 串口向硬件平臺每1 ms 發送相同的一幀30 字節的數據包，硬件平臺使用直流電源5 V 供電，射頻輸出端外接一個錐形天線。接收端使用實驗室現有的地面接收站，接收解調出數據幀并保存為數據文件，并使用示波器頻譜儀通道連接頻譜探頭測量空間中的射頻信號頻譜。實驗場景如圖9 所示，可見軟件無線電平臺加錐形天線的工作電流為860 mA，信號發射頻譜如圖中頻譜儀所示，單邊帶寬為500 kHz，接收功率為-65 dBm。在地面接收站中選擇接收信號中心頻率為2.25 GHz、調制方式為BPSK、碼型為RNRZ_L、碼速率為1 Mbps，幀頭0xEB90 指標對齊后，接收機成功解調并保存接收到的數據。

圖9 實驗場景

實驗完成后，在PC 端將硬件平臺發送數據幀data1 與地面站保存的數據幀data2 的幀頭對齊后，循環求差校驗data2 文件的全部數據幀，驗證系統數據傳輸工作是否正常，結果如圖10 所示。可以看出接收機保存數據與平臺發送數據求差結果全為0，按任務需求在硬件平臺進行軟件重構的BPSK 發射機系統設計成功。

圖10 data1與data2求差對比圖

4 結論

文中設計的彈載小型化軟件無線電平臺，成功地將軟件無線電技術應用到炮彈的彈載數據鏈傳輸研究中，拓展了彈載無線電設備通信任務的兼容性與便捷性。該平臺具有良好的功能可擴展、硬件可升級及適應多種型號彈搭載的優點，經過工程實踐證明，使用該方法設計的硬件平臺可以有效節約不同彈載無線電任務的研發成本并縮短開發周期。