基于MIPI D-PHY 規(guī)范的低速接收電路設(shè)計(jì)

張自豪，趙建中，周玉梅

（1.中國(guó)科學(xué)院 微電子研究所，北京 100029；2.中國(guó)科學(xué)院大學(xué)，北京 100049）

隨著移動(dòng)互聯(lián)網(wǎng)時(shí)代的到來(lái)以及智能手機(jī)、平板電腦和可穿戴式電子產(chǎn)品的高度普及，消費(fèi)者們普遍提高了對(duì)電子產(chǎn)品在圖像、視頻顯示方面的需求[1-3]。MIPI 串行顯示接口（Display Serial Interface,DSI）規(guī)范是一種高速串行顯示接口協(xié)議[4]，因其功耗低、抗干擾能力強(qiáng)等特點(diǎn)，目前已成為全高清微顯示接口領(lǐng)域的主流應(yīng)用協(xié)議[5-6]。

物理層（Physical Layer）是DSI協(xié)議的最低層次，規(guī)定了發(fā)送接收線路的電學(xué)特性以及時(shí)鐘通道和數(shù)據(jù)通道的時(shí)序關(guān)系[7]。D-PHY 規(guī)范[8]是一種常用的物理層規(guī)范（最初D-PHY 單通道傳輸速率為500 Mbps，500 對(duì)應(yīng)的羅馬數(shù)字為D）。D-PHY 主要傳輸模式有高速（High Speed,HS）模式和低速（Escape）模式[9-11]。低速模式是D-PHY的一種特殊工作模式，其特點(diǎn)是無(wú)端接[12]、低速、可間斷傳輸，是一種異步通信電路[13]。DPHY規(guī)范本身并沒(méi)有提供低速下的接收時(shí)鐘，文獻(xiàn)[7]采取本地外掛40 MHz的異步時(shí)鐘來(lái)實(shí)現(xiàn)低速數(shù)據(jù)的采樣。如何實(shí)現(xiàn)D-PHY 低速工作模式下的異步時(shí)鐘以及低速模式下的時(shí)序控制要求，是該文的研究重點(diǎn)。

1 電路架構(gòu)

1.1 D-PHY架構(gòu)

D-PHY 作為DSI 協(xié)議的物理連接層，有主端和從端之分。從端D-PHY 是一個(gè)數(shù)模混合電路，主要功能是通過(guò)差分Dp、Dn 傳輸線路，接收從主端發(fā)送過(guò)來(lái)的串行比特流（Bit）數(shù)據(jù)，將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，解串出并行有效數(shù)據(jù)，再將數(shù)據(jù)以字節(jié)（Byte）的形式傳給協(xié)議上層[14]。D-PHY 的模擬電路部分主要實(shí)現(xiàn)串行比特流的接收以及高速時(shí)鐘的恢復(fù)，數(shù)字電路部分主要實(shí)現(xiàn)對(duì)每個(gè)通道的狀態(tài)和時(shí)序控制，以及對(duì)低速數(shù)據(jù)進(jìn)行解碼和高速數(shù)據(jù)的幀頭檢測(cè)。從端D-PHY 的電路架構(gòu)如圖1 所示。其中D-PHY 的輸出信號(hào)為PHY 協(xié)議接口（PHY Protocol Interface,PPI）信號(hào)。

圖1 從端D-PHY電路架構(gòu)

1.2 D-PHY低速接收模式

1.2.1 低速模式電路架構(gòu)

低速模式主要傳輸DSI 協(xié)議規(guī)定的低速命令和狀態(tài)信息[12]，并且在D-PHY 進(jìn)入高速模式之前，需要低速模塊電路提前工作，將高速驅(qū)動(dòng)電路使能以及端接電路使能打開(kāi)，才能建立穩(wěn)定可靠的高速傳輸連接。低速模式下，D-PHY 的最高數(shù)據(jù)傳輸速率不超過(guò)10 Mbps。差分傳輸線Dp 和Dn 是單端信號(hào)（0～1.8 V），Dp和Dn不同的邏輯電平可以組合成4種狀態(tài)：LP00、LP01、LP10和LP11，D-PHY規(guī)范將這4種組合編碼成不同的通道狀態(tài)，如表1 所示。

表1 D-PHY通道狀態(tài)

整個(gè)低速接收電路可以劃分為模擬前端電路和數(shù)字電路兩部分，如圖2 所示，模擬前端進(jìn)行模擬單端信號(hào)Dp 和Dn 的有效接收，并輸出正確的邏輯電平給數(shù)字電路。數(shù)字電路通過(guò)Dp 和Dn 的邏輯電平值，進(jìn)行不同的時(shí)序控制和邏輯組合。該文主要關(guān)注低速接收電路的數(shù)字電路設(shè)計(jì)。

圖2 低速接收電路架構(gòu)

1.2.2 低速模式接收時(shí)序

通過(guò)檢測(cè)Dp、Dn 線路上的邏輯電平，D-PHY 首先通過(guò)一段引導(dǎo)碼進(jìn)入低速模式，D-PHY 規(guī)范規(guī)定的低速模式引導(dǎo)碼為：LP11→LP10→LP00→LP01→LP00。之后，D-PHY 根據(jù)不同的8 比特進(jìn)入命令碼（Entry Command）進(jìn)入到不同的低速模式，低速模式可細(xì)分為3 種模式：低速傳輸模式（Low-Power Data Transmission,LPDT）、超低功耗模式（Ultra-Low Power State,ULPS）和復(fù)位模式（Reset-Trigger）。對(duì)應(yīng)關(guān)系如表2 所示。

表2 進(jìn)入命令碼

低速模式下的8 比特進(jìn)入命令碼和8 比特低速數(shù)據(jù)是通過(guò)對(duì)Dp、Dn 邏輯電平進(jìn)行空格-獨(dú)熱碼（Spaced-One-Hot）解碼得到的。空格獨(dú)熱碼是一種特殊的編碼方式，它使用2 組LP 狀態(tài)值來(lái)表示數(shù)據(jù)“0”和數(shù)據(jù)“1”，每個(gè)Mark 狀態(tài)緊鄰一個(gè)Space 狀態(tài)，即Mark1（LP10）和Space（LP00）則表示數(shù)據(jù)“1”，Mark0（LP01）和Space（LP00）則表示數(shù)據(jù)“0”。

2 電路實(shí)現(xiàn)

2.1 低速時(shí)鐘生成

D-PHY 在低速模式下，是一種異步通信模式，數(shù)據(jù)通道的傳輸不依賴于時(shí)鐘通道[12]。根據(jù)引導(dǎo)碼和Spaced-One-Hot 的編碼特點(diǎn)，設(shè)計(jì)出了一種低速模式異步時(shí)鐘生成電路，可用來(lái)控制D-PHY 的狀態(tài)控制和低速數(shù)據(jù)傳輸。在低速模式下，兩次線路狀態(tài)傳輸之間會(huì)發(fā)送一次Bridge 狀態(tài)或者Space 狀態(tài)，其值都為L(zhǎng)P00；通過(guò)調(diào)用工藝庫(kù)里的標(biāo)準(zhǔn)延時(shí)單元DLY4X1，分別將Dp、Dn 延時(shí)后的信號(hào)Dp’、Dn’和Dp、Dn 相異或得到CLK_P 和CLK_N，再將CLK_P 和CLK_N 相或再反相得到低速異步時(shí)鐘CLK_ESC，電路設(shè)計(jì)如圖3 所示。

圖3 低速異步時(shí)鐘生成

2.2 控制通路和數(shù)據(jù)通路

低速模式控制通路的主要功能是保證D-PHY通過(guò)引導(dǎo)碼進(jìn)入正確的工作模式，由D-PHY 低速狀態(tài)機(jī)（Finite State Machine,FSM）來(lái)控制，通過(guò)檢測(cè)不同的線路電平進(jìn)入不同的狀態(tài)，狀態(tài)轉(zhuǎn)移圖如圖4所示。

圖4 D-PHY低速狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖

D-PHY 復(fù)位結(jié)束之后，狀態(tài)機(jī)處于STOP 狀態(tài)，打開(kāi)低速接收機(jī)進(jìn)入線路電平檢測(cè)模式，之后根據(jù)不同的引導(dǎo)碼進(jìn)行狀態(tài)跳轉(zhuǎn)，其中ESC_CMD 為進(jìn)入命令碼判斷狀態(tài)，8比特進(jìn)入命令碼由數(shù)據(jù)通路給出；低速模式下，當(dāng)再次檢測(cè)線路電平為L(zhǎng)P11時(shí)，D-PHY回到STOP 狀態(tài)，等待下一次低速傳輸。

數(shù)據(jù)通道進(jìn)行Spaced-One-Hot 的解碼，輸出進(jìn)入命令碼，并且在LPDT 模式下輸出8 比特的低速數(shù)據(jù)。數(shù)據(jù)通道的實(shí)現(xiàn)電路如圖5 所示，State_Ctrl 為狀態(tài)機(jī)控制模塊，在ESC_CMD 和LPDT 狀態(tài)下進(jìn)行計(jì)數(shù)和Spaced-One-Hot 解碼，分別由Data_Cnt 和Data_Decode 模塊實(shí)現(xiàn)，其中Data_Cnt 是一個(gè)4 位二進(jìn)制計(jì)數(shù)器，控制Data_Decode 模塊，實(shí)現(xiàn)8 比特的數(shù)據(jù)輸出。

圖5 控制通路和數(shù)據(jù)通路電路圖

3 電路仿真和結(jié)果分析

該設(shè)計(jì)搭建了D-PHY 模擬電路的模型，搭建Testbench 平臺(tái)對(duì)D-PHY 低速接收電路進(jìn)行了電路前端仿真。測(cè)試用例為L(zhǎng)PDT 模式、Trigger 模式和ULPS 模式的進(jìn)入與退出，仿真結(jié)果如圖6 所示。結(jié)果表明，D-PHY 低速接收電路能夠正確檢測(cè)線路電平，根據(jù)不同的引導(dǎo)碼進(jìn)行各個(gè)模式之間的切換，LPDT 模式下Spaced-One-Hot 解碼正確。下面具體分析每個(gè)模式的仿真過(guò)程。

LPDT 模式仿真波形如圖6(a)所示，從端DPHY模擬層模型正確接收Dp 和Dn 數(shù)據(jù)，轉(zhuǎn)成2 bits rxdoutlp[1:0]輸出給數(shù)字層。使用該文提出的異步數(shù)據(jù)采樣時(shí)鐘esc_clk_mul2，數(shù)字層正確采樣低速模式引導(dǎo)碼、以Spaced-One-Hot 解碼出8 bits LPDT 模式進(jìn)入命令碼，拉高LPDT 模式進(jìn)入標(biāo)志信號(hào)rx_lpdt_esc，之后接收LPDT 有效數(shù)據(jù)，每接收1 byte數(shù) 據(jù)rx_data_esc[7:0]，拉高rx_valid_esc 信號(hào)；LPDT數(shù)據(jù)接收完畢后，檢測(cè)到LP10 和LP11，退出低速模式。PPI接口信號(hào)行為符合DPHY 1.1規(guī)范，測(cè)試用例符合DPHY CTS 1.1 規(guī)范[15-16]，LPDT 模式仿真波形正確。

Trigger 模式仿真波形如圖6(b)所示，從端DPHY模擬層模型正確接收Dp 和Dn 數(shù)據(jù)，轉(zhuǎn)成2 bits rxdoutlp[1:0]輸出給數(shù)字層。使用該文提出的異步數(shù)據(jù)采樣時(shí)鐘esc_clk_mul2，數(shù)字層正確采樣低速模式引導(dǎo)碼、以Spaced-One-Hot 解 碼出8 bits Trigger 模式進(jìn)入命令碼，將Trigger 模式進(jìn)入標(biāo)志信號(hào)rx_trigger_esc[3]拉高，之后檢測(cè)到LP10 和LP11，退出低速模式。PPI 接口信號(hào)行為符合DPHY 1.1 規(guī)范，測(cè)試用例符合DPHY CTS 1.1 規(guī)范，Trigger 模式仿真波形正確。

ULPS 模式仿真波形如圖6(c)所示，從端DPHY模擬層模型正確接收Dp 和Dn 數(shù)據(jù)，轉(zhuǎn)成2 bits rxdoutlp[1:0]輸出給數(shù)字層。使用該文提出的異步數(shù)據(jù)采樣時(shí)鐘esc_clk_mul2，數(shù)字層正確采樣ULPS 模式引導(dǎo)碼，解碼出ULPS 進(jìn)入命令碼之后，拉高rx_ulps_esc，拉低ulps_active_not（低有效），進(jìn)入U(xiǎn)LPS模式。ULPS 模式下，當(dāng)檢測(cè)到線路電平為L(zhǎng)P10 和LP11 時(shí)，拉低rx_ulps_esc，拉高ulps_active_not（低有效），退出ULPS 模式；退出ULPS 后，從端DPHY 需立刻能夠進(jìn)行數(shù)據(jù)的接收，才可認(rèn)為完全退出了ULPS模式，故退出ULPS 后，立刻進(jìn)行了一次接收測(cè)試。PPI接口信號(hào)行為符合DPHY 1.1規(guī)范，測(cè)試用例符合DPHY CTS 1.1 規(guī)范，ULPS 模式仿真波形正確。

圖6 LPDT、Trigger、ULPS模式仿真

基于SMIC 0.18 μ m 工藝庫(kù)，使用Synopsys Design Compiler（DC）工具對(duì)該電路進(jìn)行邏輯綜合，典型工藝角下，整體電路的面積為9 616.62 μm2，整體功耗為231.3 μW。所設(shè)計(jì)電路能夠滿足D-PHY 1.1 規(guī)范低速模式下最高10 Mbps 的數(shù)據(jù)速率。

4 結(jié)論

文中提出了一種基于MIPI D-PHY 規(guī)范的低速模式接收電路，該電路解決了D-PHY 低速模式下的異步時(shí)鐘問(wèn)題，具有Spaced-One-Hot 解碼功能，支持LPDT、Trigger 和ULPS 模式的進(jìn)入和退出，最高數(shù)據(jù)傳輸速率符合MIPI D-PHY 1.1 規(guī)范。