后摩爾時代的碳基電子技術:進展、應用與挑戰*

劉一凡 張志勇

(北京大學,納米器件物理與化學教育部重點實驗室,碳基電子學研究中心,北京 100871)

1 引言:碳基電子技術的發展背景與歷史機遇

20 世紀40 年代末,巴丁(Bardeen)、布拉頓(Brattain)和肖克利(Shockley)經過長時間的研究后發明了點接觸型和結型晶體管,開啟了半導體技術的研究浪潮;20 世紀50 年代末,基爾比(Kilby)和諾伊斯(Noyce)分別獨立設計并制作了最早的集成電路,芯片技術的雛形得以問世;1960年左右,貝爾實驗室和仙童半導體公司先后發明了硅基場效應晶體管(metal-oxide-semiconductorfield-effect-transistor,MOSFET)和互補型金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)技術,MOSFET 和CMOS 隨后成為了集成電路的基礎單元并被使用至今.至此,歷經二十余年的早期探索,以集成電路為核心的硅基半導體技術才終于步入正軌并開始高速發展.依循摩爾定律和Dennard 微縮定律這兩個半導體技術的商業規律和技術理論,硅基集成電路的集成度和性能每隔18—24 個月就翻一番,五十余年來不斷推動著人類信息技術的蓬勃發展與深刻變革.然而從2000 年起,硅基晶體管的微縮難度不斷增大,人們雖然引入了各種復雜的技術解決方案如應變硅(strained Si)技術、高k金屬柵(high-kmetal gate)技術、鰭式晶體管技術(finFET)和深紫外(DUV)乃至極紫外(EUV)光刻技術等.但硅基晶體管的微縮速度卻在持續降低、微縮收益也在逐漸收窄,硅基集成電路更是遇到了工藝上的瓶頸(頻率瓶頸或功耗墻問題)和架構上的瓶頸(馮諾依曼架構的內存墻問題).隨著先進技術節點的艱難推進,硅基晶體管和集成電路也逐漸接近其物理極限和工程極限,全球半導體產業步入后摩爾時代[1,2].

在后摩爾時代,雖然信息技術的基石—半導體產業面臨著巨大的技術挑戰和工程困難,但人類社會對數據計算能力和存儲能力的需求卻與日俱增.因此,半導體學界和業界在艱難發展硅基技術的同時,也越來越頻繁地將其目光和精力放到新材料和新器件的探索中來,以求從根本上延續和拓展摩爾定律.在眾多新型半導體材料中,碳納米管(carbon-nanotube,碳管或CNT)由于其獨特的準一維結構和優異的電學性質而受到了人們的高度重視.國際半導體路線圖委員會(ITRS)早在2009 年就推薦碳納米管作為延續摩爾定律的未來集成電路材料選擇[2,3];美國國防部先進研究計劃局(DARPA)在2018 年啟動的“電子復興計劃”(ERI)中,投入高達15 億美元的經費,希望從系統架構、電路設計和底層器件三方面探索未來的集成電路技術,其中最大的項目就是支持相關學術團隊和芯片制造企業開展碳納米管集成電路技術的研究和產業化[4];國際商業機器公司(IBM)和臺積電(TSMC)等企業的半導體研發團隊近年來也在持續跟進碳納米管電子技術[5,6].對碳納米管這一新型半導體材料的廣泛關注和看好根源于其電子學應用上的材料器件本征優勢,因而催生了一系列對材料、器件物理、加工工藝乃至集成技術的深入研究.

自從1991 年碳納米管被發現以來[7],人們就對這種天然的納米尺度準一維導體充滿了興趣,并深入系統研究了其材料特點.首先,碳納米管可分為單壁碳納米管和多壁碳納米管,多壁碳管可視作由單壁碳管嵌套而成,由于單壁碳管與多壁碳管相比缺陷較少、結構簡單、可控性好,而且半導體性比例高,因此碳基電子技術主要基于單壁碳管發展,下文所述碳納米管一詞也均默認為單壁碳納米管.其次,碳納米管可以看作由二維的單層石墨烯沿特定方向卷曲而成的空心圓柱狀準一維晶體,其卷曲方向決定碳管的手性從而決定其晶格和能帶結構,其表面碳原子間的成鍵方式為sp2雜化.根據手性不同,碳納米管還可分為半導體性和金屬性的,這種電子性質的多樣性使碳納米管具有廣泛的應用前景,包括晶體管、互聯和傳感等,下文主要討論半導體性碳納米管.從碳納米管的基本特性出發,人們歸納了其主要的電子學材料優勢:1) 碳納米管的準一維結構大幅減小了其載流子的散射相位空間,因此具有較低的散射概率、較高的載流子遷移率和較長的平均自由程,是理想的低損耗甚至無損耗溝道材料;2) 碳納米管的sp2雜化碳原子表面沒有懸掛鍵,因此表面散射較弱,理論上可以兼容各種高k柵介質材料;3) 常見的碳納米管直徑僅為1—2 nm,與體型半導體材料相比更容易受柵極調控,因此對短溝道效應的免疫能力較強;4) 碳納米管的導帶與價帶在低能態下高度對稱,電子與空穴具有相同的有效質量和遷移率,因此尤其適合用來制作CMOS 集成電路.這些優勢的具體表現將在下文深入討論.

經過大量的早期探索,代爾夫特理工大學的Tans 等[8]和IBM 的Martel 等[9]終于在1998 年分別獨立制造出了第一個碳納米管場效應晶體管(CNTFET).然而,最早的碳管器件性能尤其是開態電流遠遜于同時期的硅基晶體管,這是因為碳納米管場效應晶體管本質上是一種肖特基場效應晶體管,當溝道長度小于其平均自由程時(即準彈道甚至彈道輸運),源漏電流主要受碳管和接觸電極之間的肖特基勢壘決定.而Tans 等[8]和Martel等[9]制造的碳管晶體管使用Pt 或Au 作為電極,接觸勢壘較大.因此,2003 年Javey 等[10]經過大量嘗試,發現可通過使用高功函數的金屬鈀(Pd)作為碳納米管的電極來得到無勢壘P 型歐姆接觸的彈道晶體管,其室溫下開態電導接近量子電導的理論極限,首次展現了碳納米管晶體管的高性能優勢.2007 年,北京大學團隊實現了以低功函數的金屬鈧(Sc)作為碳納米管電極的N 型歐姆接觸彈道晶體管,其性能達到了P 型碳納米管晶體管的最好水準[11].此外,Javey 等和北京大學團隊還分別實現了碳納米管晶體管的P 型和N 型自對準結構(圖1)[12,13].這兩個研究組的工作展示了碳納米管在場效應晶體管和CMOS 集成電路應用上的巨大性能潛力,自此以后碳納米管電子學領域的主要研究工作也都集中在這兩方面.

圖1 碳納米管及碳納米管晶體管示意圖 (a) (14,7)半導體性碳納米管截面圖;(b) (14,7)半導體性碳納米管側視圖;(c) 首個P 型自對準結構碳納米管晶體管[12];(d) 首個N 型自對準結構碳納米管晶體管[13]Fig.1.Schematic diagram of carbon nanotube and carbon nanotube transistors:(a) Cross section of (14,7) semiconducting carbon nanotube;(b) side view of (14,7) semiconducting carbon nanotube;(c) the first P-type self-aligned carbon nanotube transistor[12];(d) the first N-type selfaligned carbon nanotube transistor[13].

經過這些原始探索后,以碳納米管場效應晶體管和CMOS 技術為核心的碳基電子技術終于開始迅速發展,在材料、器件結構、加工工藝和系統集成方面不斷突破,并在數字電路、射頻電子、傳感探測、三維集成和特種芯片等電子學應用中充分展現了其優勢與特色.碳基電子技術正如硅基半導體技術一樣,已經完成了豐富的早期探索、進行了系統的技術積淀、得到了大量的資助支持,成為了后摩爾時代的重要技術方向,甚至在逐步走向實用化和產業化.有鑒于此,本文將介紹碳基電子技術在后摩爾時代的本征優勢,重點討論碳基電子技術的基礎性問題與進展,梳理碳基電子技術的應用場景與發展方向,最后分析碳基電子技術產業化進程中的綜合性挑戰,并展望碳基電子技術的未來前途.

2 碳基電子技術在后摩爾時代的本征優勢

作為現代信息技術的硬件基礎,集成電路自二十世紀六十年代發展至今,已然成為了一個極其成熟又極其復雜的高技術產業.對于集成電路產業發展的著名預測—摩爾定律,也因面臨芯片成本急劇上升的經濟學阻礙和微納加工原子極限的物理學阻礙而開始逐漸失效,集成電路產業進入了后摩爾時代.后摩爾時代電子技術的核心需求主要分成3 個方向:即more Moore,more than Moore和beyond Moore 或beyond CMOS.

在more Moore 方面,集成電路領域雖然有器件結構、溝道材料、互聯導線、高k金屬柵、工藝設備等多個研究方向,但業界的核心需求仍是CMOS器件的性能提高、功耗下降,并對晶體管和電路進行尺寸縮減.近20 年來,人們為了獲得更高的器件能效,設計了各式各樣的晶體管結構,如鰭式晶體管(finFET)、全耗盡型絕緣層上硅晶體管(FDSOI FET)、GAA 結構的硅納米片晶體管(Si nanosheet FET or MBC FET)和硅納米線晶體管(Si nanotube FET)、二維材料晶體管(2D FET),以及本文所討論的碳納米管晶體管.在晶體管層面,一種溝道材料是否具有應用潛力、是否值得研究,首先需要考慮其在高性能和低功耗方面是否存在材料本征優勢.而相關理論、仿真和實驗研究表明,碳納米管具有較高的性能潛力,反映為其載流子的平均自由程較長(不同散射機制對應數十納米到微米量級)、低場遷移率較高(1 × 105cm2·V—1·s—1)、強場飽和速度是硅的四倍(4 × 107cm/s)、彈道注入速度超過硅的3 倍(3 × 107—4 × 107cm/s)[14-16].這些特點有利于提高器件性能和電路速度,最新實驗結果表明,120 nm 柵長的碳納米管晶體管電流密度在1 V 工作電壓下可達1.18 mA/μm、環振電路門延時可低至11.3 ps[17],該結果超過了同尺寸的硅基器件性能,充分展示了碳納米管的高性能潛力.其次,碳納米管作為直徑1 nm 左右的準一維超薄體,其本征量子電容較小,容易被柵極調控,因此其載流子屏蔽自然長度較小,有利于抑制晶體管的短溝道效應.綜合來看,碳納米管相比于體型半導體更易于降低器件的工作電壓和能耗:實驗研究表明碳納米管晶體管的工作電壓甚至可降低到0.6 V 以下[18],動態功耗隨之大幅降低;又由于碳納米管的開態性能較高,在降低工作電壓時,不需要降低閾值電壓來彌補性能,理論上能有效地抑制關態泄漏電流,降低靜態功耗.以上特點使碳納米管晶體管尤其符合現今集成電路產業功耗驅動的制程進化趨勢 (power-driven technology transition).綜上,碳納米管晶體管理論上是一種兼顧高性能低功耗特性的器件,實驗和計算結果表明其與傳統晶體管相比具有5 到10 倍的綜合能效優勢,這種能效優勢甚至能在亞10 nm 的實際物理柵長器件中得以保持[19].可以說,碳納米管晶體管完全具備延續摩爾定律所要求的材料器件本征優勢以及微縮潛力,是后摩爾時代more Moore 方向的重要技術路線.

在more than Moore 方面,集成電路的發展不再是一味地縮減晶體管尺寸和單元面積或提高單元器件能效,而是在系統層面上關注功能集成、集成效率和綜合算力,研究重點包括但不限于應用導向的功能器件和三維系統集成技術(先進封裝、三維異質集成、monolithic 三維集成),而基于碳納米管材料的碳基電子技術恰好在功能器件和三維集成方向上具有獨特優勢.由于碳納米管具備載流子遷移率高(速度快)、比表面積大(高靈敏度)、碳-碳鍵強度高且溝道體積小(輻照抗性好)、工作溫區寬、襯底兼容性強等材料特性,近年來研究者們基于碳納米管實現了多種功能器件,如高速射頻器件和電路、超靈敏生物和氣體傳感器、自修復抗輻照芯片、柔性器件和電路等[20-25].整體而言,碳基電子技術不僅可以提供多種多樣的功能器件,還能在多種器件的性能指標上具有一定優勢或特色,這些具體進展將在下文展開討論.在三維集成方面,研究者們希望在計算單元與存儲單元乃至信息獲取單元(傳感器或探測器等)之間快速傳遞數據,從而提高內存訪問帶寬并突破內存墻、降低系統能耗并提高計算效率.要想實現這一點,需要實現高密度、高速的數據傳輸通道(I/O 接點),而業界基于硅基集成電路所嘗試的主要是三維封裝技術和TSV 三維集成技術,前者技術難度和成本較低,但I/O 接點密度低、寄生效應強,后者I/O 接點密度有所提高但每個通孔尺寸仍然在數十至百微米,只能提供有限的數據傳輸帶寬.硅基集成電路因其工藝熱預算有限(如后道工藝不能超過400 ℃),難以在同一硅片上制造多層電路并對準層間高密度I/O 通孔,因此其三維集成能力有限[26].而碳納米管技術由于其低溫加工潛力,理論上可以在制造第一層晶體管及互聯后,繼續制造高密度、精細化(百納米尺寸)的數據通孔和第二層乃至多層電路,從而有望實現單片(monolithic)三維集成[27].理論計算表明,這種基于碳納米管器件的三維集成系統相比于傳統計算系統具有1000 倍的能效優勢[28],結合碳納米管的功能器件多樣性和三維集成潛力,未來或許可以實現豐富多樣的超高能效碳基三維片上系統(3D system on chip).

在beyond CMOS 方面,電子開關被研究人員重新定義,誕生了眾多與傳統CMOS 工作機理不同的器件(亞60 器件、自旋電子器件、谷電子學器件等),以期望解決CMOS 器件在增加密度、提高性能、降低能耗時所遇到的原理性問題.其中,亞60 器件由于其低功耗潛力受到了人們的廣泛關注,重點包括兩種器件:隧穿晶體管和負電容晶體管.雖然它們都可以實現亞60 特性,但前者電流密度過低,后者工作機理不明確,因此實用化難度較高、概率較低[29].與這兩種器件相比,基于碳納米管實現的狄拉克冷源晶體管可以在室溫下同時實現小于40 mV/decade 的亞閾值擺幅(subthreshold swing,SS)和接近1 mA/μm 的開態電流密度,突破了傳統CMOS 器件亞閾值擺幅的玻爾茲曼極限,其工作電壓可低至0.5 V,是一種同時具備高性能和低功耗特性的新型晶體管,其應用潛力受到了業界的高度重視[30].

綜合來看,碳基電子技術在后摩爾時代的不同發展方向中均具有很好的技術優勢和特色,究其原因是碳納米管作為半導體溝道材料具有較強的電子學本征優勢.

3 碳基電子技術的基礎性問題與進展

碳納米管作為直徑只有1—2 nm 的準一維半導體,其獨特的低維特性決定了其材料特性和器件物理都與傳統半導體有所不同.本章將圍繞著碳納米管的材料制備,和碳納米管晶體管的金半接觸、柵極工程、雙極性抑制技術,以及碳納米管器件的集成工藝進行討論,重點分析其中的基礎性問題和技術挑戰,最后回顧近年來碳納米管晶體管的尺寸縮減和綜合性能提升.

3.1 碳納米管材料的制備:生長、提純和自組裝

要兌現碳基電子技術在后摩爾時代的種種優勢,首先需要合適的半導體性碳納米管材料.而根據用途不同,半導體性碳納米管材料主要可分成三類:單根碳納米管、網絡狀碳納米管薄膜和碳納米管平行陣列.其中,單根半導體性碳納米管主要用于早期的理論研究和原型器件展示;中高純度、低密度的網絡狀碳納米管薄膜可用于制造性能要求不高的電路(如顯示驅動電路、柔性傳感電路等);超高純度、高密度的碳納米管平行陣列則是高性能晶體管和集成電路的理想材料(圖2)[31].根據理論分析,理想的陣列碳納米管密度為100—200 根/μm、均勻間距為5—10 nm、半導體性純度至少大于99.9999%(“6 個9”)、管徑為1.2—1.7 nm,并且需滿足晶圓級覆蓋面積[32-34].為了得到這種理想的碳納米管材料,目前主要有兩種思路:化學氣相沉積(CVD)法直接生長、基于溶液法的提純和自組裝,本小節將結合半導體性純度、手性與管徑、排列密度與可控性、可擴展性等指標分別討論不同技術路線的發展現狀和未來挑戰.

圖2 (a) 理想的陣列碳納米管頂柵晶體管示意圖[31];(b) 不同制備方法得到的碳納米管的密度和半導體純度對比,其中藍色方框區域為理想指標區間[31]Fig.2.(a) Schematic diagram of an ideal carbon nanotube array top gate transistor[31];(b) comparison of the density and semiconductor purity of carbon nanotubes prepared by different methods,where the blue box area is the ideal index range[31].

CVD 直接生長法最明顯的優勢就是可以在絕緣襯底上直接得到平行排列、表面潔凈、缺陷較少的碳納米管陣列,因此受到了學界的廣泛關注,進行了大量嘗試.比如在定向排列方面,CVD 法通過生長過程中的氣流誘導、基底晶格邊界誘導或其他誘導手段,可以獲得天然平行的陣列碳管[35,36].在半導體性純度方面,CVD 法通過設計特定結構的催化劑來調控生長碳管的手性,如利用(1010)晶面富集的Co6W7作為催化劑可得到最高占比98.6%的(14,4)手性碳管和99.8%的半導體性碳管[37].在碳管密度方面,有研究者同樣基于特殊結構的催化劑設計來克服高溫下催化劑的聚集和失活現象,從而實現了密度高達130 根/μm 的陣列碳管生長[38].然而,這些基于CVD 法直接生長的陣列碳管大都只具備高密度、高純度或定向排列中的某一個指標[35-38],遠無法滿足集成電路應用的綜合需求.因此研究者們提出了另一種思路:即用CVD法生長定向排列的中高密度陣列碳管,再通過各種后處理方法去除金屬性碳管,從而得到高純度的碳管陣列.其中后處理方法最潔凈、對碳納米管損傷最小的是2013 年Jin 等[39]提出的一種熱燒蝕法.這種方法通過在CVD 法生長的陣列碳管上覆蓋一層有機物熱敏材料,然后施加合適的柵壓來“關閉”半導體性碳管、施加合適的源漏偏壓來使金屬管產生大電流,從而使金屬管發熱并蒸發熱敏膠,最后用氧等離子體刻蝕掉裸露出的金屬性碳管.該方法對碳管的損傷較小且選擇性也較好,但受到熱敏材料的種類和厚度限制,只適用于較低密度的碳管陣列.此外,CVD 法直接生長再通過后處理去除金屬性碳管的技術方案存在一個本征缺陷:即無法保證碳管間距的均一性.在早期研究中,單個碳納米管器件內碳管間距和數量的隨機性并不會產生顯著影響.但在大規模集成電路等實際應用中,由于器件實際尺寸較小,每個器件中的碳管總數并不多,碳管間距波動造成的碳管數量波動會產生較明顯的器件性能波動,從而損害電路均一性.整體來說,目前采用CVD 法直接生長的陣列碳納米管材料在半導體純度和密度等方面都與理想指標相差甚遠,需要進一步研究探索.

基于溶液法的提純和自組裝技術則是理想碳納米管材料制備的另一有效路徑.該技術的核心思想是:先對電弧放電法或CVD 法生長得到的原始碳納米管進行多次溶液分散和分離提純,從而得到超高純度甚至手性富集的半導體性碳納米管溶液(圖3),然后再進行自組裝使其排列到目標基底上去.這一技術經過二十余年發展至今,獲得了較好的成果,能初步滿足高性能集成電路應用對碳納米管材料的各種要求[31],因此接下來本文將分環節簡要討論該技術的原理、進展和現存問題.

圖3 多次提純實現高純半導體性碳納米管溶液的流程[31]Fig.3.Process for obtaining high purity semiconducting carbon nanotube solution through multiple purifications[31].

就分散提純方法而言,根據分散劑與碳納米管的作用方式不同可分為共價分離和非共價分離.其中,共價分離法需要對碳納米管表面進行官能團化,這破壞了碳納米管的完美晶格結構,從而在器件中引入散射位點并降低電學性能,因此不是一個很好的選擇.非共價分離則以特定的表面活性劑、共軛小分子、共軛聚合物或DNA 羥基鏈等材料作為分散劑,分散劑通過范德瓦耳斯力選擇性地包覆在半導體性或金屬性碳納米管表面,從而造成半導體性和金屬性碳管與分離介質之間的相互作用出現明顯差異,最后再用柱色譜法、密度梯度離心法等方法進行分離[40-46].需要注意的是,在分散過程中長時間的超聲會大幅縮短碳管長度并產生表面缺陷,因此需要進行分子設計以加強分散劑與碳管之間的相互作用強度,從而減少分散所需的時間;要想獲得超高純度(＞99.9%)的半導體性碳管,分散劑和分離方法還需要對半導體性碳管具備盡可能強的選擇性.基于這兩點考慮,共軛聚合物這種與碳管范德瓦耳斯力相互作用較強的分散劑材料受到了研究者們的重點關注[31,44-47].共軛聚合物中的共軛骨架可與碳納米管表面形成π-π 電子云相互作用,從而緊密纏繞在碳管表面,有助于分散和分離過程;共軛聚合物上的烷基鏈則幫助半導體性碳管在有機溶劑中懸浮,懸浮能力的強弱會直接影響分離過程的有效產率;共軛聚合物的分子量也會影響選擇性和產率,一般認為分子量越大則產率越高、管徑更小.基于以上原理,通過共軛聚合物的分子設計,研究者們利用噻吩[44]、聯吡啶[45]、咔唑[46]、聚咔唑[47]等聚合物作為分散劑,得到了半導體性純度可超過99.99%的碳納米管溶液,相比CVD 法具有明顯優勢.通過分子設計和工藝優化,基于溶液法的分散提純技術理論上能獲得超高純度的半導體性碳管,但隨之而來的問題是:如何快速、大規模、精準地表征超高半導體性純度.現有的光學表征技術如拉曼光譜分析只能檢測到最高99%的半導體性純度[48],而基于場效應晶體管的電學表征技術雖然可以得到極高精度的結果(可分辨金屬性碳管比例約0.0001%)[31],但其工藝流程長、表征速度慢、表征規模有限,同樣不能滿足未來碳基電子技術規模化應用時的材料表征要求,因此需要進一步研究開發碳管純度的高通量表征技術.此外,共軛聚合物的使用也可能造成潛在的問題,這主要包括兩方面:一是共軛聚合物中的極性原子或基團可能與碳管發生電荷交換形成電偶極子甚至引入界面態或改變碳管的能帶結構,這不利于形成可控的碳納米管金半接觸并對溝道內的載流子輸運造成了未知影響;二是碳管表面的共軛聚合物可等效為一層低介電常數、疏松不均勻的介質層,從而復雜化柵介質的生長機制與界面物理、降低碳納米管晶體管的柵控效率.因此,在使用共軛聚合物作為分散劑進行碳管的分離提純時,需要評估共軛聚合物的殘留程度并盡可能地將其去除干凈,以避免對后續的器件制造產生負面影響.

得到了高純度的半導體性碳納米管溶液后,下一步就是將碳管排列在絕緣基底上以供制造器件和電路.根據排列過程中準一維碳管的取向性差異,可分為介觀尺度準各向同性的網絡狀碳納米管薄膜和高度各向異性的碳納米管平行陣列.

網絡狀碳納米管薄膜可通過滴涂法、靜置沉積法等方法制備,其工藝簡單、碳管排列完全無序或具備一定宏觀取向性.由于網絡狀碳管薄膜中存在大量碳管-碳管結(CNT-CNT junction),載流子在其中的輸運方式為滲流輸運,實際輸運路徑具備一定隨機性,輸運長度通常大于器件設計的溝道長度[49].雖然網絡狀碳納米管薄膜在半導體性純度較高時也能用于制造性能尚可的晶體管和均一性較高的電路[50-53],但這種材料存在一些本征限制:首先,載流子在輸運過程中需要通過多個碳管-碳管隧穿結,其有效遷移率大幅降低,難以發揮碳納米管材料的高性能本征優勢;其次,即使在一切理想的情況下,即碳管手性全同、工藝不引起任何不均勻性,僅碳管取向隨機性造成的電學波動就會限制晶體管在開態和關態性能間折中,即無法將器件的開態和關態指標(如跨導和SS)同時做好[54].因此,面向高性能電子學應用的碳納米管材料,只能是超高純度、超順排的碳納米管陣列.

碳納米管陣列的平行自組裝技術根據其原理可分為:基于Langmuir 膜法(包括Langmuir-Blodgett 膜法和Langmuir-Scheafer 膜法,即L-B 膜法和L-S 膜法)的自組裝技術[55,56]、基于蒸發原理的自組裝技術[57,58]、基于模板法的自組裝技術[59,60]和維度限制自組裝技術(dimension limited self alignment,DLSA)[31].接下來本文將結合密度、間距均一性、排列取向性和可擴展性(產率和晶圓級覆蓋能力)來討論不同方法的優勢和問題.L-B 膜法或L-S 膜法都是通過水-空氣界面處碳管懸浮液的精細化壓縮和釋放過程自動調整其方向性,經過多個周期后,碳管將垂直于壓縮方向緊密地平行排列,再經過垂直提拉(L-B 膜)或水平提拉(L-S膜)將碳管轉移到基底上,就得到了碳納米管平行陣列[55,56].然而,基于Langmuir 膜法的自組裝技術要么得到了僅40 根/μm 的碳管陣列[55]、要么得到了高達500 根/μm 的碳管陣列[56],均不滿足理想碳納米管陣列在密度上的要求(100—200 根/μm),所制造的器件要么電流密度較低[55]、要么柵控效率較差[56].在可擴展性方面,由于Langmuir 膜法需要多個壓縮-釋放循環,該方法的產率較低,而且尚無工作展示其能實現晶圓級別的覆蓋率.由溶劑蒸發驅動的碳管自組裝技術則是將目標基底(固體)垂直浸泡在包含碳管的水溶液[57]或有機-水分層溶液[58]中,然后緩慢提拉基底,利用水溶劑[57]或有機溶劑[58]在氣-液-固三相界面上的蒸發過程來將碳管排列到基底上.通過這種方式,可以得到取向角偏差在20°以內、密度約15 根/μm[57]或50 根/μm[58]的條帶狀碳納米管陣列薄膜.該方法除了密度不達標外,條帶狀的覆蓋特點更使其不可能用于碳基器件的規模集成.基于模板法的自組裝技術則包括自上而下和自下而上兩種思路,前者通過基底的圖案化和選擇性的表面化學修飾來實現可容納碳管的人造“溝槽”,溝槽區域經化學修飾后可以吸附碳管,當溝槽寬度遠小于碳管平均長度時,碳管由于空間限制就近似平行地排列在溝槽內部[59].這種方法雖然可以得到晶圓級別的碳管陣列,但由于碳管只存在于溝槽內部,其有效覆蓋率并不高(常低于30%),并且碳管取向性和間距均勻性在溝槽內部會大幅下降,產生較多的局部排列缺陷.這些問題雖然可以通過降低溝槽寬度和提高溝槽密度來改善,但其亞10 nm 精度的圖形化成本是十分昂貴的.自下而上的碳管陣列模板法自組裝技術則是由北京大學團隊的孫偉等[60]提出的:首先利用DNA“折紙”技術構建等間距的溝槽陣列和溝槽內部的懸浮脫氧核苷酸鏈,再對碳納米管表面作互補DNA 鏈修飾,利用脫氧核苷酸的配對原理實現溝槽對碳納米管的選擇性限制和自組裝,最后再化學去除DNA 分子就能得到表面相對潔凈、取向角偏差極小(90%在7°以內)、密度約為40—120 根/μm 的等間距碳納米管陣列.這種技術在密度、取向性和間距均勻性等方面都具有良好表現和優化潛力,但其產率較低(DNA 模板的合成較慢、覆蓋面積較小)、成本較高(DNA 原料和合成價格較高),暫時不適用于碳基電子技術的產業化,有待進一步發展以滿足28 nm 節點后的碳基集成電路應用.

由北京大學團隊提出的維度限制法碳納米管自組裝技術主要包括兩個維度限制過程[31](圖4):一是經過提純的半導體性碳納米管從體溶液中被吸引到雙液相界面(即碳管從三維空間轉移到二維平面);二是雙液相界面上的碳納米管受晶圓提拉作用和頂層溶劑的蒸發對流作用慢慢轉移到固-液-氣分界線上進而連續地沉積在晶圓表面(即碳管從二維平面向晶圓與液面的一維交線處轉移).通過優化液相界面性質、晶圓提拉速率和溶劑蒸發速率、懸浮液中的碳納米管濃度以及共軛聚合物與碳納米管表面的相互作用強度等工藝參數,該技術首次得到了100—200 根/μm 的可控密度、取向角偏差小于8.3°、碳管直徑為(1.45 ± 0.23) nm 的晶圓級理想碳納米管平行陣列[31].此外,北京大學團隊還基于前文提到的溶液法分散提純技術,以聚咔唑共軛聚合物作為分散劑,經過多次超聲分散、高速離心分離和過濾篩選,最終得到了純度至少為99.99995% (批量電學器件表征結果)的半導體性碳納米管溶液[31].結合高度優化的溶液法分散提純技術和維度限制的自組裝技術,該團隊首次展示了同時具備超高半導體性純度、理論最優密度和良好取向性的晶圓級碳納米管平行陣列,能基本滿足碳基電子技術實用化和產業化的需求.基于該材料所制造的碳納米管晶體管能在1 V 工作電壓下具有1.3 mA/μm 的飽和電流、0.9 mS/μm 的峰值跨導以及75 mV/dec 的SS (液柵高效調控),環振電路速度可達8.06 GHz,首次在同尺寸器件實測性能和電路速度上超過硅基技術[31],可以說是碳基電子技術發展的一塊重要里程碑.

圖4 DLSA 法碳納米管陣列自組裝技術[31] (a) DLSA 法自組裝原理示意圖;(b) 陣列碳納米管晶體管的輸出曲線;(c) 陣列碳納米管晶體管的跨導對比;(d) 陣列碳納米管環振電路的輸出頻譜Fig.4.DLSA self-assembly technology for carbon nanotube array[31]:(a) Principle schematic diagram of DLSA self-assembly;(b) output curves of a carbon nanotube array transistor;(c) benchmarking transconductance of carbon nanotube array transistors;(d) output frequency spectrum for a ring oscillator circuit made of carbon nanotube array.

最后,需要提出的是,理想的半導體性碳納米管陣列材料還需要對材料潔凈度和電學質量進行精細表征和嚴格控制.在材料制備過程中的各種化學污染和金屬離子殘留會嚴重影響器件和電路的電學性能及可靠性,分散提純過程中大功率超聲對碳管的晶格損傷也會造成電學性能的下降.因此,碳基電子技術的實用化和產業化除了進一步優化材料制備工藝,還需要制定標準化的材料表征流程、開發高效的材料表征平臺.

3.2 碳納米管晶體管金半接觸的基本原理、接觸電阻和可靠性問題

對于碳納米管晶體管,其載流子的本征速度優勢轉化為器件的實際性能優勢的首要挑戰,就是要形成電阻盡可能小的金屬-半導體歐姆接觸.因此本節將討論碳納米管晶體管如何形成良好的金半接觸、不同接觸構型的接觸電阻隨電極尺寸的縮放規律、金半接觸的穩定性問題以及陣列碳納米管金半接觸的工藝挑戰.

無論是硅鍺還是半導體性碳納米管,當它們與金屬接觸時,根據加工工藝和金屬類型不同,會造成不同程度的晶格周期性破壞或電子波函數的交疊和擾動,從而在半導體帶隙中引入與金屬波函數共振的電子態,也被稱作MIGS (metal-induced gap-states).MIGS 的密度隨著遠離金半接觸界面而指數降低,因此主要在界面處引入一層電偶極子,從而改變界面處費米能級的位置,形成一個受金屬費米能級影響較小的肖特基勢壘,其勢壘高度由MIGS 和半導體費米能級決定.在體材料半導體中,由于接觸面的二維特性和相對較大的接觸面積,該勢壘可達微米尺度[61],因此難以形成穿透性接觸、接觸電阻較大.為了提高器件性能,體型半導體多采用源漏重摻雜的方式來降低接觸勢壘和電阻.然而對于碳納米管器件,由于碳納米管的準一維小體積特性,其與金屬電極的接觸面積較小,由MIGS 引入的肖特基勢壘寬度只有幾個納米,且隨著遠離界面而迅速衰減,因此其作用范圍和作用強度都非常小[61].在這種情況下,碳納米管和金屬電極之間的接觸勢壘主要由兩者的費米能級差決定,并不存在傳統半導體金半接觸的費米釘扎現象[33],可以用特定功函數的金屬來實現與碳納米管的歐姆接觸.此外,不同金屬與碳納米管的浸潤性和相互作用強度不同,浸潤性較差時接觸界面存在間隙會引入額外的接觸勢壘,相互作用過強時金屬會改變碳納米管的能帶結構從而影響接觸區到溝道區的載流子注入效率[62].綜上,我們需要費米能級高于(低于)碳納米管導帶(價帶)、與碳納米管浸潤性良好且相互作用適中的金屬來分別實現N 型和P 型的歐姆接觸.經過長時間的探索,北京大學團隊發展出了一套系統的碳納米管CMOS 技術(圖5)[63],分別用金屬Pd 實現P 型歐姆接觸、用金屬Sc 或Y 形成N 型歐姆接觸,P 型和N 型器件的電學特性對稱,空穴與電子的遷移率均可超過3000 cm2·V—1·s—1,開態電導更是達到了0.6G0、接近碳納米管金半接觸的量子電導極限[11,63-65].這種碳納米管CMOS 技術完全舍棄了摻雜的概念,不需要多步離子注入和離子激活以及相關的光刻和成膜工藝,大大簡化了器件制造工藝流程[63],此外還避免了摻雜原子引入的雜質散射和漲落效應.

圖5 碳納米管無摻雜CMOS 技術[63] (a) 以金屬Pd 作為P 型電極,以金屬Sc 作為N 型電極的碳納米管CMOS示意圖;(b) 碳納米管CMOS 的遷移率特性Fig.5.Doping free carbon nanotube CMOS technology[63]:(a) Schematic diagram of the carbon nanotube CMOS with metal Pd as P-type electrode and metal Sc as N-type electrode;(b) mobility characteristics of the carbon nanotube CMOS.

隨著集成電路不斷發展,晶體管尺寸越來越小,在尺寸縮減時,溝道長度的降低使溝道電阻下降,但接觸電極的長度縮減卻使接觸電阻上升,對于準彈道輸運的晶體管而言,接觸電阻幾乎占據了全部的器件串聯電阻.因此先進節點不僅要求溝道材料的遷移率盡可能高,還要求接觸電阻在給定電極尺寸下盡可能小.國際半導體技術路線圖IRDS就明確指出:2030 年后的數字邏輯晶體管接觸關鍵尺寸(contact CD)應縮減至10 nm、接觸電阻應小于221 Ω[66].對于碳納米管晶體管來說,其接觸電阻主要包括兩部分:量子電導決定的基本接觸電阻和加工工藝決定的非穿透性接觸電阻.對于一個彈道輸運的介觀一維導體和內部無散射的宏觀金屬電極所組成的理想體系而言,電流在其界面處會經歷一個從多傳輸模式到少傳輸模式的轉變,從而引入一個由溝道模式數Nch決定的基本接觸電阻12.9 kΩ/Nch.對于單壁碳納米管而言,其低能量簡并次級能帶的溝道模式數Nch為2,因此其基本接觸電阻約為6.45 kΩ.在實際的碳納米管器件中,由于加工工藝的不完善,往往形成的是非穿透性接觸,從而引入了額外的接觸電阻,該部分電阻既和載流子從金屬電極到溝道的透射率有關,也和接觸長度有關.非穿透性接觸電阻根據接觸構型不同(范德瓦耳斯接觸或共價鍵接觸),隨接觸長度的變化規律也不相同,因此受接觸電極縮減的影響不同.就實驗中接觸長度較長的側邊接觸(side contact)而言,其總的接觸電阻一般在10—15 kΩ[11,63-65].因此為了滿足先進節點的要求,需要在器件溝道中平行放置多根碳管,使其并聯降低單位長度的接觸電阻.根據以上分析,在不考慮電極尺寸縮減的情況下,至少需要密度為40—70 根/μm 的陣列碳納米管作為溝道材料才能滿足要求.進一步考慮實際的接觸長度縮減情形:由于側邊接觸中載流子注入效率會在一個閾值即轉變長度LT附近急劇下降,因此當接觸長度接近20 nm 時,碳管PMOS 的接觸電阻會增大至每根碳管60 kΩ 左右,碳管NMOS的接觸電阻由于電極邊緣氧化問題會進一步增大到每根碳管90 kΩ 左右(圖6)[67].此時至少需要密度為270—410 根/μm 的陣列碳納米管作為溝道材料,若進一步縮減接觸電極長度到10 nm 左右而不改變工藝,則需要更高密度的陣列碳管才能滿足先進節點接觸電阻的要求.但密度超過200 根/μm的碳納米管陣列會逐漸出現碳管間的庫侖相互作用和屏蔽效應以及碳管間距的不均勻性,造成整體器件性能的下降[32-34].因此,需要優化接觸工藝和接觸結構,盡可能降低單根碳管的接觸電阻,比如采用末端接觸工藝(end contact).該工藝在碳管上沉積可形成碳化物的金屬如鉬或鎳,然后對接觸部分進行高溫退火形成金屬碳化物,未被金屬覆蓋的碳管軸面直接“焊接”在金屬碳化物上,從而構建出溝道碳原子和接觸電極金屬原子間的強共價鍵連接(圖6(a))[68].這種相互作用較強的接觸結構能夠在電極長度縮減時始終保持適中的載流子穿透系數,避免了接觸電阻隨電極長度減小而急劇上升的問題.碳化鉬末端接觸的單管接觸電阻即使在10 nm 接觸長度下仍能維持在36 kΩ 左右(圖6(b))[68],即只需要150 根/μm 的陣列碳納米管就可以滿足先進節點對接觸電阻的要求.然而,這種工藝目前只實現了碳管的P 型接觸且工藝難度較大.由于低功函數的金屬較為活潑,易形成金屬氧化物而非金屬碳化物,因此是否能夠以及如何實現N 型末端接觸尚未可知.另一方面,也有研究展示側邊接觸的接觸電阻在接觸長度縮減時變化并不明顯,且有概率在10 nm 接觸長度下得到僅13 kΩ 的接觸電阻[69].由此發現,即使接觸結構相同,不同的器件也會呈現出較大的接觸電阻波動,這說明即使在工藝簡單的側邊接觸中,接觸電阻受哪些因素影響、如何進行優化仍未被完全解釋清楚,有待進一步研究.

圖6 碳納米管晶體管的不同接觸構型以及接觸電阻的縮減規律 (a) 碳化鉬末端接觸示意圖[68];(b) 碳化鉬末端接觸的接觸電阻縮減規律(紅色直線)[68];(c) 金屬Pd 或Sc 作側邊接觸的接觸電阻縮減規律[67];(d) 金屬電極側邊接觸及電荷注入轉移長度示意圖[67]Fig.6.Different contact configurations of carbon nanotube transistors and the scaling trend of contact resistance:(a) Schematic diagram of molybdenum carbide end contact[68];(b) the contact resistance’s scaling trend of molybdenum carbide end contact (red straight line)[68];(c) the contact resistance’s scaling trend of metal Pd or Sc as side contacts[67];(d) schematic diagram of metal electrode side contact and transfer length of charge injection[67].

除了接觸電阻問題,金半接觸穩定性也是碳納米管CMOS 器件的一大難題,雖然利用不同功函數的金屬就可以實現器件極性的控制,但對于NMOS 器件,低功函數接觸金屬如Sc,Y 容易在低真空成膜過程中或暴露大氣后氧化,從而使器件斷路或接觸電阻急劇增大.為了獲得空氣中穩定可靠的碳管N 型接觸,人們采取了各種辦法如化學修飾[70,71]、靜電摻雜[72-75]、鈍化保護[76].其中,化學修飾將鋁納米顆粒沉積在溝道或接觸部位作為電子摻雜劑,利用電子轉移來增強N 型輸運.但該工藝具有較大的工藝波動、且開態電流相比P 型器件明顯下降[70,71].在頂柵結構中,金屬離子更是可能成為可動離子電荷造成閾值電壓漂移和器件穩定性的進一步下降.因此,化學修飾工藝并不適合高性能碳納米管CMOS 器件.靜電摻雜則是指對碳納米管界面處的柵介質進行工藝控制,使其帶有較多的固定電荷或與基底界面形成電偶極子,從而通過靜電力作用改變本征溝道的費米能級,等效實現傳統MOS 器件中晶格替位式摻雜的效果,最終得到可靠性較強的N 型碳納米管晶體管.如文獻[72]在碳管表面沉積薄層金屬鋁然后熱氧化形成非配位的AlOx,文獻[73]在碳管表面沉積薄層金屬釔然后熱氧化形成非配位的Y2Ox,在這類氧化不完全的柵介質層中均存在較多氧空位與帶有非配位電子的金屬離子,從而提供較多的正固定電荷和電子施主,對被覆蓋的碳管溝道產生N 型摻雜效應.文獻[74,75]則利用氧化鉿與氧化硅界面氧原子擴散產生的電偶極子來實現類似的靜電摻雜效果,還進一步引入了隨機固定電荷對接觸勢壘的調制和改性作用.然而,基于柵介質靜電摻雜工藝實現的N 型器件在性能上遠差于接觸金屬功函數調制工藝所制造的歐姆接觸器件,這種犧牲性能換可靠性的做法并沒有真正解決問題,只是將接觸穩定性問題轉化為了柵結構穩定性問題,更犧牲了碳納米管晶體管的性能優勢.除了化學修飾和靜電摻雜,鈍化保護是一種更為直接和有效提高N 型接觸穩定性的方法.通過在接觸電極頂部和側壁覆蓋氧化鋁鈍化層,充分隔絕水氧影響,可在不明顯退化器件性能的情況下大幅提高碳納米管晶體管的可靠性[76].需要指出,這種鈍化保護工藝是在高校實驗室有限的工藝水平下完成的,與工業界的高級封裝技術相比極其簡陋,如果采用工業標準和碳基適配的鈍化保護工藝,金半接觸穩定性或能大幅提升.

對于碳納米管的金半接觸而言,除了本節上述討論的問題,還涉及一些二級效應,其中對器件性能影響較大的兩種現象是:金屬應力或毛細力導致的碳管形變和位移、金屬與陣列碳管浸潤性的一級相變現象,此處進行簡單討論.首先,在側邊接觸中,不同的基底表面性質和不同的成膜工藝會產生不同強度的金屬應力,從而導致碳管發生形變和位移.相關理論計算表明,碳管形變會改變其能帶結構、減小帶隙(10%—30%)并降低能帶簡并,且在形變碳管和本征碳管的界面處,由于能帶不再對齊,接觸電阻也會有所增大[77].碳管位移則有可能形成碳管團簇,從而增大碳管間的庫侖屏蔽作用、降低柵控效率.此外,在陣列碳納米管金半接觸中,隨著碳管間距變化,金屬包裹碳管的形狀也有所不同.具體來說,當碳管間距減小到一個臨界長度附近時,金屬浸潤性會迅速下降(類似于一級相變過程),碳管由側邊三面接觸變為頂部單面接觸[78].這種金屬包覆面積的下降無疑會降低載流子注入效率、增大接觸電阻,因此需要盡量避免.碳管間距縮小而引起金屬浸潤性相變的成因較為復雜,與金屬類型、碳管直徑、金屬與碳管以及金屬與基底的相互作用強度都有關,有待進一步系統研究.

總的來說,碳納米管金半接觸從原理上相比傳統半導體材料具有無需摻雜這一顯著優勢,多個研究組展示了高性能的原型器件,下一步研究主要集中在接觸電阻的工藝優化、金半接觸尤其是N 型接觸的可靠性提升以及陣列碳納米管接觸形貌研究這三方面.我們需要基于現有的無摻雜CMOS技術,繼續探索同時具有高性能和高可靠性的碳納米管金半接觸工藝.

3.3 碳納米管晶體管柵結構的優化與挑戰

衡量一種半導體材料尺寸縮減和低功耗潛力的有效參數是自然長度λ(the natural length),該參數由場效應晶體管的靜電泊松方程求解而來[79],體現了柵極電場和漏極電場對溝道載流子的競爭關系.一般來說自然長度越小說明柵控潛力越好,亞閾值擺幅和工作電壓也就越容易降低.并且晶體管的溝道長度應至少大于6 倍的自然長度才能不出現明顯的短溝道效應,因此較小的自然長度有利于晶體管的尺寸縮減.對于多柵器件,自然長度可用半經驗公式表示,其中ε為半導體或柵介質的相對介電常數、t為半導體或柵介質的厚度、N為有效柵控維度.可以發現,對于同一類型的柵結構和柵介質工藝,半導體介電常數和厚度越小,其自然長度就越小.而碳納米管作為一種超薄半導體材料,其厚度只有1—2 nm,自然長度僅為0.2—1 nm[80],天然適合尺寸縮減及低功耗應用.然而,材料的本征優勢不代表器件的實際優勢,要想兌現碳納米管的超薄體潛力,就必須發展出一套適配的柵結構工藝方案.從碳納米管的材料屬性出發,可以得到對柵介質的一些基本要求:首先,碳納米管的超薄體特性使其更容易受到表面電荷的干擾(噪聲與散射)[81],從而對柵介質電荷陷阱或隨機固定電荷更加敏感,因此碳管器件需要更加“純凈”(柵氧電荷密度較低)的柵介質.其次,碳納米管表面是一層sp2雜化的碳原子,沒有硅鍺等材料的界面懸掛鍵,這種完美的晶格結構雖然帶來了諸多上文提及的材料優勢,但也使碳管無法提供柵介質原子層沉積(atomic layer depositon,ALD)生長所需要的成核中心,從而間接導致界面層柵介質質量較低或整體柵介質厚度增大,因此碳管器件需要一種適用于惰性表面的柵介質生長工藝.

經過以上分析可發現,碳納米管CMOS 器件的第2 個核心問題就是如何設計和制造高效且穩定的MOS 柵結構.碳納米管器件柵結構的設計和制作,重點在于柵介質的幾何結構或靜電學設計、柵介質的材料選擇及生長方法、柵介質陷阱電荷與界面態的控制和優化,以及柵金屬的閾值電壓調控這四方面.本節將從以上四方面展開,回顧各方向的關鍵工作,簡要論證各種技術的優勢與不足,總結關鍵的科學問題和技術挑戰.

3.3.1 柵結構的靜電學設計

碳納米管CMOS 器件的柵極幾何結構是影響器件靜電學柵極控制效率(即靜電柵控,效率越高則SS 一般越低)的主要因素之一[6],也極大影響著后續柵介質的材料選擇、生長工藝及界面質量.主要的柵極幾何結構有四種:背柵(back gate,BG)、頂柵(top gate,TG)、雙柵(double gate,DG)和環柵(gate-all-around,GAA).其中,底柵結構在碳管器件發展早期較為常見,制作底柵不需要在碳管表面上直接生長ALD,因此工藝難度較低,但靜電柵控效率也較低[82].并且底柵器件通常具有較大的SS 和回滯,必須配合鈍化工藝來減少碳管表面吸附的水氧等雜質[83].頂柵結構則多被用于高性能碳管器件的制造[6,19,84],理論上具有較高的柵電容和柵控能力.但由于缺少能在碳管惰性表面上生長高質量柵介質的有效方法,頂柵器件大多是通過ALD 工藝過量生長柵介質從而覆蓋碳管[84]或利用各種分子修飾碳管表面從而輔助ALD 生長[19]而制造的.這不可避免地增大了柵介質厚度或引入了低k介質層,從而降低了實際柵電容和柵控能力.雙柵結構可看作背柵和頂柵的結合,理論柵電容和柵控效率進一步增大的同時,同樣存在頂柵介質生長工藝的問題.而環柵結構則是工藝難度最大、柵效率最高的理想結構,其難點不僅在于如何在碳管表面共形生長均勻的柵介質,還對碳管排列的方向性提出很高要求,目前僅在單管上有所展示[85,86],且文獻[85]所用工藝難以降低柵介質厚度和EOT,文獻[86]的NO2預處理方法只適用于氧化鋁,且由于界面陷阱等因素影響無法得到理想的亞閾值擺幅,綜合來看都沒有展現環柵結構的潛在優勢.因此,目前碳管柵結構的研究還處于頂柵階段,只有在頂柵工藝上有所突破,才能進一步考慮更復雜的雙柵或環柵工藝.

3.3.2 柵介質的材料選擇和生長工藝

碳納米管介質層的材料選擇和生長方法首先需要考慮其用途,其主要用途有三類:鈍化保護、靜電摻雜和CMOS 柵極介質層.鈍化保護在背柵器件和N 型器件中較為常見,通過在碳管表面制備一層PMMA 或氧化鋁等隔離介質,可有效地減少空氣水氧等雜質吸附,降低器件回滯和低頻噪聲[83,87],提高金半接觸的可靠性[76].靜電摻雜在3.2 節已經討論過,主要用來實現N 型碳納米管器件.基于靜電摻雜的N 型器件雖然在性能上遠差于低功金屬接觸的N 型器件[72-75],但其揭示了氧化物柵介質中固定電荷對載流子輸運的作用機理,對碳納米管器件的設計優化具有一定參考意義.碳納米管介質材料最主要的用途則是CMOS器件的柵極介質層,需要綜合考慮器件的靜電柵控、柵極漏電流、抗擊穿特性和界面態等關鍵指標,其材料選擇應主要關注材料的介電常數、禁帶寬度和缺陷類型及密度,其生長方法應解決碳管sp2雜化的惰性表面難以形核這一難點問題[6,88].學界嘗試過的碳管器件柵介質材料種類較多,其中比較可靠的有:ALD 工藝的氧化鉿[13,63,89]、氧化鋯[84]、氧化鑭[90]和金屬熱氧化工藝的氧化釔[91-93],兩種典型的碳納米管柵介質形貌可參考圖7[19,91].其中氧化鉿、氧化鋯、氧化鑭的主要優勢為相對介電常數較高,分別可達18,25,27[13,63,84,89,90],但均未解決在碳管惰性表面形核和均勻生長的問題.由于金屬釔與碳管的浸潤性較好,熱氧化后能形成包覆率較高的薄層氧化釔,但氧化釔的相對介電常數理論值僅為16、實際值一般僅為12 左右[91-93].并且考慮到金屬成膜過程在亞5 nm 尺度下島狀生長帶來的本征波動性,該工藝可能會在深亞微米尺寸的碳管器件中造成較大的均一性問題.原則上講,在器件設計中需要權衡不同指標如柵電容和柵極漏電流等,柵介質材料往往難以同時兼顧大介電常數和大帶隙等性質,因此選擇柵介質材料時應綜合考慮生長工藝是否成熟、與溝道材料是否適配等因素而非某單一指標.對于碳管器件而言,考慮到其特殊惰性表面,工業界主流的高k柵介質工藝基本都無法直接使用,因此學界曾嘗試過包括DNA 修飾、無定型碳種子層、化學基團鍵合等多種表面修飾方法以提供形核中心[19,88,94],再配合成熟的ALD 工藝實現超薄柵介質.但這些表面修飾工藝的問題在于難以控制工藝均一性和可靠性,從而不具備大規模集成電路應用的潛力.化學修飾工藝中各種分子基團與碳管表面鍵合后還會造成碳管的結構缺陷和晶格畸變,甚至會引入散射中心,從而損害了碳管的高遷移率優勢[94].目前來看,較可行的技術路線是采用超薄中間介質層+ALD 高k介質層的柵堆垛結構[6,93,95,96].在這一結構中,中間介質層應能夠在碳管和基底表面均勻生長,并具有盡可能高的k值、帶隙和較低的缺陷密度,從而在輔助高k柵介質生長、拓寬其材料選擇范圍的同時不退化柵電容、漏電流和界面態等關鍵指標.對于具體的中間介質層材料,有研究利用氧化鋁[6]、氧化釔[93]、氧化鈦[96]搭配其他高k介質層實現頂柵結構,這些工藝方案均只考慮了以上所述中間介質層要求的某個或某幾個方面,如氧化釔具有相對較少的界面缺陷但不具備超薄尺度下的共形生長特性[93],氧化鋁具有大帶隙和超薄尺度的均勻性潛力但缺陷態密度尚無正面數據[6].就中間介質層的材料選擇而言,目前并沒有成熟或具有明顯優勢的方案,僅能根據一些基本特性來做初步篩選.在中間介質層的生長工藝方面,較容易實現的是物理氣相沉積(physical vapor deposition,PVD)法沉積金屬薄層再原位氧化的工藝[93,96],但由于PVD 法在亞納米甚至納米尺度下并不具備較好的膜厚均勻性,這一方法很難實現嚴格的共形生長.基于ALD 工藝的中間介質層則依然面臨碳管惰性表面難以與常用前驅體反應的特點,只能針對性地開發特殊工藝,如引入可控的CVD 成分來實現中間介質層的均勻成膜[6],但這一工藝目前還不夠成熟,既沒有明確的顯微學證據表明中間介質層具備共形特點和亞納米尺度的均勻性,也沒有電學表征結果討論其界面態情況.中間介質層工藝依然存在較多挑戰,需要開展系統研究以確定適用于碳納米管器件的具體材料和生長方法.

圖7 兩種典型的碳納米管柵介質 (a) 無定形碳輔助形核的ALD 法氧化鉿(約3.5 nm)[19];(b) 金屬蒸鍍后熱氧化形成的氧化釔(約5 nm)[91]Fig.7.Two typical kinds of carbon nanotube gate dielectrics:(a) ALD hafnium oxide with amorphous carbon assisted nucleation (～3.5 nm) [19];(b) yttrium oxide formed by thermal oxidation after metal evaporation (～5 nm) [91].

3.3.3 界面態與隨機固定電荷

任何一種介質材料都不可避免地存在一些由結構缺陷或雜質造成的電荷陷阱,當這些電荷陷阱與半導體溝道或柵金屬之間存在電學交互時,根據其陷阱能級與半導體或柵金屬費米能級的相對位置,電荷陷阱會成為動態的陷阱中心或隨機分布的固定電荷,也被統稱為柵氧電荷.如何評估、減少甚至消除這些柵氧電荷對MOS 器件的負面影響,或如何利用柵氧電荷來設計器件,是半導體領域的一大基礎和重點問題.對于碳納米管CMOS 器件,較大密度且難以控制的柵氧電荷主要造成以下問題:可動離子電荷與柵氧體陷阱電荷主導的器件回滯、界面態主導的遷移率下降與柵控退化、隨機固定電荷主導的閾值電壓波動.其中,可動離子電荷與柵氧體陷阱電荷問題是場效應晶體管的共性問題,在硅基和三五族化合物等器件體系中有較多表征和解決方法,本文不加贅述.而碳管器件的界面態問題則與硅基等傳統半導體器件有所不同,并具有較大影響.具體來說,在碳納米管晶體管中無論是采用傳統的單層高k柵介質工藝,還是中間介質層加高k柵介質的柵堆垛工藝,都存在界面態密度較高(可達1012—1013/(cm2·eV))、界面處柵介質形貌波動大等問題,從而引入較大的界面態寄生電容和較多的散射位點,使器件的飽和電流和跨導、SS 和閾值電壓均發生退化或漂移,從而降低了器件性能、均一性和可靠性.在此方面,學界早期研究主要集中于氧化硅背柵界面上水氧吸附的影響:水氧分子在碳管表面既會物理吸附并形成可動離子,也會形成氧化還原對并在碳管帶隙中引入缺陷態[97,98];此外水分子與氧化硅的懸掛鍵還會形成多層Si-OH silanol 基團從而提供慢態電荷陷阱,這些都會造成器件的較大回滯[98].基于頂柵結構的界面分析則進展寥寥,既缺少可靠且適用于碳管器件的電荷陷阱表征模型,更不用說準確的界面態定量提取結果.有研究者基于時域脈沖測試法和簡單的數理模型,粗略提取并對比了頂柵碳管器件的界面態量級,認為在1013/(cm2·eV),比其他MOS 界面體系如Si/SiO2,Si/High-k,Ge/GeO2,SiC/SiO2的常見界面態提取數值均高出一到兩個量級[99,100](圖8(c)).與體材料半導體MOS 結構不同的是,由于碳管表面是sp2雜化的無懸掛鍵晶格結構,如此高密度的界面態不太可能來源于碳管本身,而更可能來源于碳管制備過程中的有機殘留、柵介質的懸掛鍵以及結構缺陷,如氧化鉿中的氧空位等“外部”機制.碳管與柵介質通過范德瓦耳斯力非價鍵結合的特點雖然降低了界面散射、保護了碳管的高遷移率,但也間接導致界面態密度較高,在電應力作用下還會促使缺陷由溝道界面處向柵金屬方向增殖,從而導致柵介質退化,因此如何處理柵界面是碳管柵結構制備的關鍵問題.針對界面態問題,最直接的處理思路是通過組合氣體退火等工藝鈍化界面處的柵氧陷阱;其次,還可以使用某種缺陷態密度較低的中間介質層將碳管與high-k電學隔離開來,以降低柵氧陷阱與碳管的電學交互強度.然而,現有研究幾乎都是基于單根碳管或網絡狀碳管薄膜開展的,其半導體層的本征電容過小或表面勢波動較大,難以測量準確可靠的電容-電壓(CV)數據,因此阻礙了對碳管器件界面態的系統研究.碳管CMOS 器件的理想材料是定向排列的高純高密度碳管陣列,而基于陣列碳管的界面態表征和工藝優化尚無文獻報道,其主要困難包括但不限于制備理想的陣列碳管、設計合適的MOS 測量結構、建立碳管界面態表征模型以及開發界面質量較好的中間介質層工藝.

圖8 柵介質缺陷導致的柵氧電荷效應 (a) 各種柵氧電荷示意圖;(b) 隨機固定電荷主導的閾值電壓波動[102];(c) 碳納米管MOS 結構的界面態密度粗略估計[99]Fig.8.Gate oxide charge effects caused by various dielectric defects:(a) Schematic diagram of various gate oxide charges;(b) threshold voltage fluctuation dominated by random fixed charges[102];(c) a rough estimation of interface states density in a carbon nanotube MOS structure[99].

隨機固定電荷是指在柵氧內部、界面處甚至氧化物基底上的正負電荷,基本不受柵壓調控,也不和溝道發生動態電學交互.隨機固定電荷在半導體MOS 結構中會屏蔽柵電場、使閾值電壓漂移,從而造成器件和電路均一性問題,需要盡量降低其密度大小、控制其分布范圍.碳納米管的超薄體特性使其容易被柵極調控的同時,也更容易受到哪怕極少數界面電荷的電學影響[81],因此隨機固定電荷對碳管器件的負面影響相比硅基器件更大.具體來說,隨機固定電荷在碳納米管晶體管中的作用機理主要包含兩方面:1) 對單根碳管器件而言,隨機固定電荷會屏蔽柵電場、改變閾值電壓,從而導致亞閾值擺幅增大以及器件間的開態電流波動[101];2) 對陣列碳管器件而言,隨機固定電荷還會造成多根碳管之間的閾值電壓波動,處于同一溝道內的多根碳管無法同時開啟或關閉從而進一步退化亞閾值擺幅,但開態電流的波動范圍由于平均效應會有所減小[102,103](圖8(b)).因此,為了降低器件電學性能的波動,除了要降低隨機固定電荷的密度至5 × 1011cm—2以下(硅MOS 常見值),還需要使隨機固定電荷的分布盡可能均勻,從而減少管間閾值電壓波動.可以發現,碳納米管晶體管的均一性問題不僅要考慮器件間的材料和工藝波動,還需要考慮單個器件內的電學缺陷波動,因此對器件制造工藝提出了更高的要求.

3.3.4 柵金屬閾值電壓調控技術

最后,在閾值電壓調控方面,由于碳納米管具有完美的晶格結構,其理想的CMOS 技術是無摻雜的,因此也就無法像傳統半導體器件一樣通過改變溝道摻雜濃度來調控閾值電壓,只能通過柵金屬功函數調制與柵氧固定電荷調制來獲得所需要的閾值電壓.然而上文提到,柵氧固定電荷的隨機性會導致多根碳納米管間閾值電壓的波動,從而導致亞閾值擺幅的退化,因此在不能精確控制固定電荷分布和密度的情況下,該方法并不適合短溝道碳管器件.與此同時有工作表明,通過使用不同功函數的柵金屬如Pd 和Ti,可以改變1 V 左右的閾值電壓[17],從而根據需要實現耗盡型或增強型晶體管(圖9).然而,大規模集成電路應用需要對閾值電壓進行精確乃至連續調制,有限的柵金屬種類只能提供分立化的功函數選擇,不能滿足實際器件設計的需要.北京大學團隊針對性地開發了閾值電壓連續可調的柵金屬技術,通過兩種功函數差異較大的柵金屬堆疊如Pd 和Sc,精確調整底層金屬的厚度就可以實現—1.0—0.2 V 的閾值電壓連續變化范圍[104],基本可以滿足不同應用場景下的碳納米管晶體管設計需求(圖9).為了進一步提高柵金屬的穩定性和工藝可控性,碳管器件還可以借鑒HKMG工藝,采用硅基兼容的合金柵極實現特定的功函數和閾值電壓.

圖9 不同柵金屬對碳納米管晶體管閾值電壓的調制 (a) 單一金屬的分立功函數調制[17];(b) 疊層金屬的準連續功函數調制,底層是變厚度的鈀,頂層是固定厚度的鈧[104]Fig.9.Threshold voltage modulation of carbon nanotube transistor using different gate metals:(a) Discrete work function modulation using single metal layer[17];(b) quasi continuous work function modulation using a metal stack,the bottom layer is palladium with variable thickness,and the top layer is scandium with fixed thickness[104].

本節深入討論了碳納米管晶體管柵極工程所涉及的各個重點和難點問題,針對柵結構的靜電設計、柵介質材料生長工藝、界面態問題、隨機固定電荷造成的電學波動問題以及閾值電壓調控問題總結了碳管器件柵結構的現有進展、技術挑戰和下一步研究方向.

3.4 碳納米管晶體管的雙極性抑制和漏電流控制

前文提到,理想的高性能碳納米管CMOS 技術是無摻雜的,利用不同功函數的金屬與碳納米管的導帶或價帶對齊,從而實現了載流子注入勢壘近似為零的肖特基晶體管.然而,肖特基晶體管本身是一種雙極性器件,金屬源漏電極可以同時提供電子和空穴,在晶體管關態下施加足夠大的源漏偏置電壓,與器件極性相反的載流子就能隧穿過漏端勢壘(碳管器件中該勢壘高度約等于帶隙、勢壘寬度受關態柵電場調制而減小),從而導致隨源漏偏置電壓增大而增大的泄漏電流以及SS 退化,此現象又被稱作柵致漏電流(gate-induced drain leakage,GIDL)[105].此外,由于半導體性碳納米管的有效質量(0.01—0.1m0)和帶隙(0.2—0.9 eV)與傳統半導體如硅的有效質量(＞ 0.15m0)和帶隙(1.12 eV)相比較小[106],其載流子更容易發生隧穿效應,GIDL 效應更加突出.在實際電路應用中,較大的關態漏電流會造成電路靜態功耗(stand-by power consumption)的急劇上升,根據應用場景不同,業界要求關態漏電流不高于100 nA/10 nA/1 nA 每微米,分別對應high/standard/low performance(HP/SP/LP)應用.因此,如何抑制碳納米管晶體管的雙極性、降低關態泄漏電流,就成為了碳基電子技術的另一重要問題.

2015 年,北京大學團隊[105]設計了碳納米管反饋柵晶體管,通過兩個分立的柵極來控制溝道的不同部位,一個是靠近源端、尺寸較大的主控制柵,另一個是尺寸較小、與漏端電極短路的反饋柵.在關態下,反饋柵由于直接和漏端相連,會增大勢壘寬度,從而抑制隧穿電流.在開態下,反饋柵會引入一個高度小于源端注入能級的小勢壘,略微降低開態電流.實驗結果表明,對于碳管直徑為1.5 nm、溝道長度為500 nm 的頂柵器件,使用反饋柵結構可以顯著抑制GIDL 效應,獲得最低0.1 pA 的關態電流、8 個量級的開關比以及75 mV/dec 的亞閾值擺幅,同時不明顯影響其開態性能.2019 年,北京大學團隊[107]進一步在溝道長度小于400 nm 的深亞微米尺寸器件中驗證了反饋柵結構的有效性,統計分析表明:即使受到短溝道效應和源漏電場變強的負面影響,反饋柵結構仍然可以在2 V 工作電壓下維持4 個量級的開關比以及小于200 mV/dec的亞閾值擺幅、在1.5 V 工作電壓下滿足超大規模集成電路SP 應用場景的要求(圖10).

2020 年,北京大學團隊采用更符合集成電路設計原則的工藝,提出了一種增強型CMOS (strengthened CMOS,SCMOS)邏輯門技術(圖10)[108].在該技術中,晶體管柵極由兩個分立柵組成:源端的主柵G1 和漏端的控制柵G2.通過將CMOS 邏輯門中所有PMOS 上拉晶體管的G2 連接到地(GND)、將所有NMOS 下拉晶體管的G2 連接到電源(VDD),使得開態下施加于主柵和控制柵的電壓相同、關態下施加于兩者的電壓相反,因此該技術在顯著抑制雙極性的同時,幾乎不影響器件的開態性能[108].基于SCMOS 結構的多種邏輯門都能夠表現出嚴格的軌對軌輸出、降低3 個量級的靜態功耗以及更快的工作速度[108].可以說SCMOS 邏輯架構是一種適用于任何窄帶隙半導體的技術,能同時提供高性能和低功耗表現.

以上基于分立柵的漏端工程雖然能夠抑制碳納米管晶體管的雙極性,但不可避免地犧牲了器件尺寸縮減的空間和靈活性,而這在先進節點大規模集成電路應用中是不可接受的.因此,需要在盡量不引入額外柵電極的情況下,設計一種更有利于尺寸縮減的漏端結構來抑制雙極性.2021 年,北京大學團隊基于已有實驗數據和TCAD 仿真,系統地研究了器件結構優化對關態漏電流的影響機理,定量分析了柵介質厚度、柵側墻厚度和介電常數、埋氧層厚度和介電常數等結構參數,最終設計出了具有L 型側墻的碳納米管晶體管(圖10)[106].該器件結構抑制雙極性的機理與前文提到的反饋柵結構類似,都是增強了漏端對碳管能帶的靜電控制能力.但不同的是,該結構與自對準工藝兼容,更有利于器件的尺寸縮減和大規模集成.仿真結果表明,該結構相比于反饋柵結構在相同柵長下具有更好的關態表現,并且能在最短50 nm 柵長的器件中保持6 nA/μm 的關態漏電流、85 mV/dec 的SS和六個量級的開關比[106].該工作對器件結構的綜合優化不僅使碳管器件的關態性能得以大幅提升,也為其他小帶隙半導體的器件設計提供了有效參考.

圖10 三種雙極性抑制技術 (a),(b),(c) 反饋柵結構示意圖、能帶圖和轉移曲線對比[107];(d),(e),(f) SCMOS 示意圖、能帶圖和轉移曲線對比[108];(g),(h),(i) L 型柵結構示意圖、能帶圖和轉移曲線對比[106]Fig.10.Three bipolar suppression techniques:(a),(b),(c) Schematic diagram,energy band diagram and transfer curve comparison of feedback gate structure[107];(d),(e),(f) schematic diagram,energy band diagram and transfer curve comparison of SCMOS structure[108];(g),(h),(i) schematic diagram,energy band diagram and transfer curve comparison of L-type gate structure[106].

綜上所述,可以發現通過漏端工程和結構優化,碳納米管器件的雙極性可被有效抑制,關態漏電流有望降低至業界要求范圍(1—100 nA/μm)(表1).當然,為了盡可能降低器件設計難度和工藝難度,還可以選擇相對小直徑、大帶隙的碳納米管陣列作為溝道材料來抑制關態漏電流.

表1 300 nm 柵長下不同器件結構的碳納米管場效應晶體管參數比較[106]Table 1.Benchmark of CNT FETs with different device structures at the same gate length of 300 nm[106].

3.5 碳納米管器件的集成工藝挑戰

碳納米管雖然具有較強的材料本征優勢,也有研究者展示了高性能的碳納米管原型器件,但這些工作都是在實驗室環境中完成的,某些器件制造工藝并不符合工業標準、不適用于實用化生產,這不僅僅是實驗室設備工藝能力有限的問題,更和碳納米管材料本身的物理化學性質相關,存在一些可加工性上的基礎問題.

例如,在微納加工過程中的圖形轉移工藝方面,實驗室展示的碳納米管晶體管大多使用剝離(lift-off)工藝,而剝離工藝僅適用于微米級或亞微米級的圖形尺寸,在深亞微米節點中并不具備大規模可擴展性.雖然有工作針對性地發展了基于濕法刻蝕的碳管薄膜晶體管制造工藝[109],但濕法刻蝕是一種各向同性工藝,其圖形尺寸可控性較差,同樣只能用于大尺寸、中低性能器件的制造.與之相對的是,小尺寸、高性能的碳納米管CMOS 大規模集成必須使用干法刻蝕工藝,然而干法刻蝕工藝通過物理刻蝕過程來實現高度各向異性和精確的尺寸控制.等離子體的物理轟擊有可能對碳納米管造成晶格損傷,因此干法刻蝕工藝難以直接應用于碳管器件的制造,必須合理設計刻蝕停止層、精確控制刻蝕速率,或者使用業界先進的原子層刻蝕(ALE)工藝.

碳納米管CMOS 的干法刻蝕工藝所面臨的困難其實反映了一種碳納米管可加工性方面的基礎問題:碳納米管材料是一層不可再生的、納米級的半導體薄膜,任何一道加工工藝甚至晶圓轉移過程都有可能污染或損傷碳納米管,且這種污染或損傷有時是不可逆的.無論是超大規模集成電路還是分立器件應用,都涉及較多的工藝步驟,因此碳基集成工藝必須引入一個人造犧牲層(如覆蓋一層包覆性較好且容易去除的介質材料),犧牲層能在易產生污染或損傷的工藝中隔離保護碳納米管,從而降低工藝難度、提高器件可靠性和良率.

除了以上問題,碳納米管器件還存在其他集成工藝挑戰,如碳管與絕緣基底的黏附力不強可能導致薄膜沉積過程中碳管發生位移或CMP 工藝中的碳管滑動問題等.在碳基電子技術的實用化和產業化進程中,需要結合碳納米管的各種物理化學性質來思考集成工藝的適配設計,這需要研究機構與產業界合作完成.

3.6 碳納米管晶體管的尺寸縮減與性能提升

上文提到碳納米管具有較強的電子學本征材料優勢,包括載流子速度快、超薄體柵控效率高等,與此同時也存在較多問題與挑戰,如N 型接觸質量較低、柵介質生長難度大等.那么碳納米管晶體管究竟能否表現出超越傳統半導體材料的潛力、并成為延續摩爾定律的有力候選者,就成了學界和業界十分關注的問題.因此,為了實驗證明碳納米管晶體管的性能優勢和尺寸縮減潛力,研究者們做了大量努力,得到了較為突出的結果,本節將進行簡要回顧與討論.

2004 年,斯坦福大學Javey 等[12]制造的P 型碳納米管晶體管就已經在50 nm 柵長下得到了25 μA 的飽和電流、30 μS 的峰值跨導、110 mV/dec的亞閾值擺幅及室溫下0.5G0的開態電導,基本實現了單管器件開態電流的理論極限.而N 型器件則在很長一段時間內無法得到與P 型器件性能匹配的結果,直到2007 年北京大學團隊以Sc 作為接觸金屬實現了無勢壘的N 型歐姆接觸[11],并于2008年制造出了在120 nm 柵長下飽和電流為25 μA、峰值跨導為25 μS、亞閾值擺幅為100 mV/dec 以及室溫下開態電導高達0.32G0的高性能N 型器件,其門延時低至0.86 ps,首次展示了碳納米管晶體管的太赫茲工作速度潛力[13].2010 年,時任IBM沃森實驗室研究員的Franklin 和Chen[110]進一步縮減P 型碳管器件的溝道長度,在15 nm 溝道長度下獲得了高達0.7G0的開態電導和40 μS 的峰值跨導,再次刷新了單管器件的性能極限.2012 年,Franklin 等[82]甚至進一步在亞10 nm 柵長的P 型碳管器件中實現了94 mV/dec 的亞閾值擺幅,展示了碳納米管晶體管對短溝道效應的驚人抗性以及優異的尺寸微縮潛力.后來,Cao 等[5]還利用末端接觸技術和ALD 生長的氧化鋁柵介質實現了接觸長度和溝道長度均約為10 nm、整體尺寸相當于硅基5 nm 技術節點的單管P 型器件,0.5 V 工作電壓下的歸一化開態電流可達700—900 μA/μm、亞閾值擺幅約85 mV/dec、關態漏電流僅為4 nA,整體性能優勢達到硅基先進工藝節點的兩倍、同時能耗僅為一半左右.

2017 年,經過長期的探索和努力,北京大學團隊終于展示了碳納米管單管器件的性能極限和尺寸微縮極限[19](圖11):在10 nm 柵長和0.4 V 工作電壓下,P 型器件開態電流為17.5 μA,N 型器件開態電流為20 μA (開態電導均超過0.5G0,N 型跨導更是高達55 μS),歸一化性能表現超過了同尺寸硅基器件;在5 nm 柵長下,以石墨烯作為接觸電極的P 型碳管器件仍能表現出良好的柵控能力(亞閾值擺幅低至73 mV/dec),其本征門延時(43 fs)相對于硅基10 nm 技術節點降低了兩倍以上且接近二進制開關的理論極限(40 fs),其能量延遲積相比于硅基同尺寸器件降低了約一個量級.該工作充分證明了碳納米管晶體管在高性能、低功耗以及尺寸微縮方面的巨大優勢,以及超越硅基半導體技術的巨大潛力,是碳基電子技術發展歷程中的重要里程碑.

圖11 碳納米管晶體管的scaling down 極限[19] (a),(c) P 型和N 型碳納米管晶體管的透射電子顯微鏡(TEM)截面圖,其中溝道和柵極長度分別為20 nm 和10 nm;(b),(d) 碳納米管和硅CMOS FET 的門延遲和能量延遲積(EDP)隨柵長縮減的變化趨勢比較,藍色實線表示P 型硅FET 的實驗數據擬合,而綠色實線表示N 型硅FET,藍色星和綠色星分別代表P 型和N 型碳納米管晶體管;(e),(f) 5 nm 柵長碳納米管晶體管的掃描電子顯微鏡(SEM)俯視圖及其轉移特性曲線Fig.11.Scaling down limit of carbon nanotube transistors[19].(a),(c) Cross-sectional TEM micrographs of P-type and N-type carbon nanotube FETs,where the channel and gate lengths are respectively 20 nm and 10 nm.(b),(d) comparisons of scaling trends of gate delay and EDP between CNT and Si CMOS FETs.Blue solid line indicates the experiment data fitting for the P-type Si-MOSFETs,whereas green solid line indicates the N-type Si-MOSFETs,the blue and green stars respectively represent the P-type and Ntype CNTFETs.(e),(f) SEM top view and transfer characteristic curves of a 5 nm gate length carbon nanotube transistor.

4 碳基電子技術的應用與發展方向

碳基電子技術經過長期發展,不僅在材料制備和基礎性器件物理方面取得了系統且深入的成果,還在多個領域中表現出了巨大的應用潛力,包括數字計算、射頻電子、傳感探測、三維集成電路和特種芯片,以及顯示驅動、光電器件等方向,接下來本文將討論碳基電子技術在幾個重要方向上的進展、挑戰與發展方向.

4.1 碳基數字集成電路

碳納米管具有各種優異的電學性質,包括前文提到的載流子遷移率/注入速度高、超薄體自然長度小等,其低維特性還能幫助實現無摻雜CMOS技術,大幅簡化了CMOS 制造工藝.這些材料和工藝優勢使碳納米管晶體管在開態性能、柵控效率和功耗以及微縮能力等方面都有望滿足數字集成電路未來先進節點的要求.碳納米管數字集成電路(下文簡稱碳基數字電路)作為碳基電子技術的技術價值和商業價值最大的一個應用方向,其近年發展主要包括四個方面:高性能電路探索、低功耗器件創新、完備的數字邏輯功能演示和大規模的集成系統研究.

在碳基數字電路的早期研究中,電路的工作頻率都比較低,僅為kHz 量級[111],這主要是受到材料不理想、器件結構優化程度較低以及測量系統寄生較大等因素限制,并不能展現碳納米管在數字計算方面的高性能潛力,因此實現碳基高速數字電路就成了一大挑戰.為了便于對比,晶體管的單級門延時和環振電路的振蕩頻率常被用來衡量新材料新器件在數字電路工作速度方面的潛力大小.因此,眾多研究者就碳納米管環振電路速度開展了不懈探索:2006 年,IBM 的Chen 等[112]在單管上構建了CMOS 五級環振,獲得了52 MHz 的最高振蕩頻率,換算為單級門延時僅1.9 ns.2017 年,北京大學Yang 等[113]在碳管薄膜上構建了基于雙極性器件的五級環振,獲得了17.4 MHz 的振蕩頻率和5.6 ns 的單級門延時.2017 年,IBM 的Han 等[114]在陣列碳納米管上構建了柵長為100 nm 的CMOS五級環振,獲得了282 MHz 的最高振蕩頻率以及355 ps 的單級門延時,大幅刷新了碳基數字電路工作速度的記錄,然而距離硅基同尺寸電路依然存在較大差距.因此在2018 年,北京大學Zhong 等[52]通過深入的器件結構優化和工藝優化,基于網絡狀碳納米管薄膜和115 nm 柵長的Air-gap PMOS實現了振蕩頻率高達5.54 GHz 的五級環振,單級門延時只有18 ps,是屆時低維材料電路中的最優值,也接近了同尺寸硅基器件的性能水平.2020 年,基于前文提到的DLSA 法自組裝碳納米管陣列材料,北京大學Liu 等[31]在165 nm 柵長的PMOS五級環振電路中得到了8.06 GHz 的最高振蕩頻率,單級門延時僅為12.4 ps,不僅以更低的工作電壓再次刷新了低維材料電路的最快速度,還首次超過了同尺寸硅基商用器件,充分證明了碳納米管在高性能數字電路應用上的潛力.然而,基于理想碳納米管陣列材料的電路速度上限并不止于此,2021 年北京大學Lin 等[17]通過器件結構工藝的進一步優化實現了增強型晶體管和多級環振電路,得到了11.3 ps 的單級門延時.可以期待的是,隨著碳納米管材料和器件工藝的進步,其在數字計算電路方面的高速高性能潛力還將進一步被挖掘證明.

相比于性能方面的要求,業界還越來越重視數字集成電路的功耗問題,這是因為隨著晶體管尺寸依循Dennard 定律進行持續微縮,晶體管的工作電壓下降空間越來越小,基本無法低于0.6 V,因此動態功耗無法進一步降低[115].并且在工作電壓縮減時,閾值電壓的調控范圍也變得更加有限:不降低閾值電壓會犧牲晶體管開態電流,降低閾值電壓則會增大關態漏電流,從而增大靜態功耗.這些問題的根本原因在于,經典MOSFET 的器件結構和輸運機理決定了其亞閾值擺幅存在一個極限值,即由載流子分布熱帶尾造成的玻爾茲曼極限:室溫下器件亞閾值區每關閉或開啟一個量級的電流至少需要約60 mV.因此,為了解決數字電路集成度增加時急劇上升的功耗問題,必須設計出能打破玻爾茲曼極限的亞60 超低功耗晶體管.然而,兩種主流的亞60 器件:隧穿晶體管和負電容晶體管都存在本征缺陷,前者開態電流小且工藝復雜,后者工作機理尚存在爭議且無法展示嚴謹的器件結果[116,117].因此,北京大學團隊在2018 年提出了一種全新的亞60 器件:狄拉克冷源晶體管(Dirac source FET or cold source FET,DSFET or CSFET)[30](圖12).DSFET 在不改變溝道輸運機理的情況下,通過源端工程將傳統晶體管接觸電極態密度隨費米能級上升而增大的分布特性逆轉,從而在不改變載流子分布函數的情況下降低熱帶尾的影響.要想實現這一點,需要使用態密度在柵壓開啟過程中隨費米能級上升而下降的材料作為源端電極,即“冷”源材料.DSFET 使用N 型摻雜石墨烯與本征石墨烯形成的同質結作為P 型器件的源端接觸,利用兩段石墨烯的能帶對齊實現上述態密度分布翻轉,利用石墨烯同質結內部穿透系數接近1 的克萊恩隧穿,以及石墨烯與碳管間勢壘較小的穿透性接觸實現載流子的高效注入,從而突破了玻爾茲曼極限,得到了室溫下平均值為40 mV/dec的亞閾值擺幅,且優異的亞60 特性能跨越4 個電流量級[30].此外,DSFET 還能在工作電壓降低近30%的情況下(0.7 V 降低至0.5 V),提供與硅基14 nm 節點相似的歸一化開態電流,動態功耗卻僅為其1/3[30].基于類似的原理,N 型DSFET 也可以被制造出來,其最低亞閾值擺幅為37 mV/dec,證明了冷源晶體管物理機制的正確性以及用其構建超低功耗CMOS 的可能性[118].因此,DSFET是一種同時具備高性能和超低功耗潛力的新型亞60 器件,受到了學界和業界的高度重視,未來或許能以此發展出碳基超低功耗CMOS 集成電路.

圖12 基于碳納米管溝道和石墨烯電極的狄拉克冷源晶體管(DSFET)[30] (a) DSFET 的器件結構及能帶示意圖;(b) DSFET的亞60 特性機理分析;(c) DSFET 的轉移特性曲線(紅色);(d) 不同亞60 器件的SS 與I60 分布對比Fig.12.Dirac cold source transistor based on carbon nanotube channel and graphene electrode[30]:(a) Device structure and energy band diagram of DSFET;(b) mechanism analysis of sub-60 characteristic of DSFET;(c) transfer characteristic curve (red) of DSFET;(d) comparison of SS and I60 distribution among different sub-60 devices.

經過對碳納米管晶體管基本結構和工作原理的先期探索后,人們得以制造出回滯較小、驅動電流較大的頂柵器件,從而開啟了碳基數字電路的系統性研究,其研究內容除了以上提到的電路速度和低功耗器件外,還包括另外兩方面:邏輯功能演示和大規模集成系統.

在提高數字電路集成度之前,首先需要證明碳基數字電路的可行性,即驗證其邏輯功能的完備性和正確性.研究人員進行了積極嘗試,但基于單根碳管制造的早期碳基數字電路存在明顯的不足,如產率較低、邏輯輸出電平損失較多、功能過于簡單且性能不高等[112,119,120],這主要是由于材料和器件工藝不夠完善.因此,北京大學Chen 等[50]和Yang等[51]采用更加成熟的網絡狀高純碳納米管薄膜和無摻雜自對準CMOS 技術,在2016 到2017 年分別基于PMOS 和CMOS 實現了良率100%的非門(反相器)、與門、或非門等基礎邏輯門單元,以及移位器、D 觸發器、T 型鎖存器等復雜時序邏輯單元,甚至83 階環振電路、2 位乘法器和4 位全加器等高性能中規模數字集成電路,并且都實現了軌對軌的正確邏輯輸出,基本證明了碳基數字邏輯集成電路的原理可行性(圖13).

圖13 碳納米管CMOS 器件和電路的制備及數字邏輯功能演示 (a) 高度對稱的碳納米管CMOS 輸出特性曲線[51];(b) 碳納米管4 位全加器的照片[51];(c) 120 個典型頂柵碳納米管FET 的輸出特性曲線(Vds=—1 V)[50];(d) 碳納米管4 位全加器的邏輯測試結果(VDD=—2 V)[51]Fig.13.Fabrication of carbon nanotube CMOS devices and circuits,and demonstration of digital logic functions:(a) Output characteristic curves of highly symmetrical carbon nanotube CMOS[51];(b) micrograph depicting a carbon nanotube 4-bit full adder[51];(c) transfer characteristic curves of 120 typical top-gate carbon nanotube FETs,Vds=—1 V[50];(d) functionality measurements of the carbon nanotube 4-bit full adder at a VDD of —2 V [51].

在碳基數字電路的集成度和系統架構方面,MIT 的Shulaker 等做出了一系列成果.2013 年,他們展示了首臺碳納米管計算機原型系統,用178個碳納米管晶體管構建核心計算單元,以1 kHz 主頻在一個數據比特上運行單條指令,其電路性能和系統完整度都比較低[121].于是,該團隊在碳納米管器件結構、電路設計和加工工藝方面進行了長期努力,提出了選擇性去除缺陷碳管的RINSE 技術、靜電摻雜與金屬界面工程實現CMOS 的MIXED 技術、冗余電路設計以克服金屬性碳管的DREAM 技術,最終于2019 年發布了全球首款碳納米管16 位通用型微處理器RV16 X-NANO[122].該處理器具有超過14000 個碳管CMOS,運行32 位RISC-V標準指令集,可以執行指令獲取、解碼、寄存、計算以及數據存儲等操作,其在碳基數字集成電路領域的歷史意義可以對標英特爾公司于1985 年推出的硅基80386 處理器芯片[122].但是,該芯片的晶體管數目僅為57600 個、工作頻率僅為10 kHz、數據總線僅為16 位,與英特爾80386 芯片的27.5 萬個晶體管、12.5 MHz 的時鐘頻率、32 位總線4 GB 尋址內存相比,在電路集成度和性能上都存在明顯差距[122].其集成度與性能差距的根本原因不在于加工平臺限制或缺乏其他工業支持,而在于其碳納米管材料純度及排列方式(網絡狀低純度碳管薄膜)都不夠理想、其器件結構(底柵結構)和工藝(摻雜式CMOS)都性能較差.綜合來看,該工作雖然展示了碳管CMOS 在系統集成方面的潛力,但由于其材料、器件和電路性能的低下,暫時還不具備產業化意義.

前文提到,北京大學團隊已經制備出了半導體性純度滿足大規模集成電路應用(＞ 99.9999%)、排列方向性較好且密度可控(100—200 根/μm)的晶圓級碳納米管陣列材料[31],這一工作為碳基數字電路的發展提供了堅實的材料基礎,也基本解決了其最大的挑戰.因此,碳基數字電路的下一步發展需要重點解決前文提到的其他碳基電子技術基礎性問題與挑戰,繼續優化材料質量、完善加工工藝、優化器件性能,最終實現高速或低功耗碳納米管CMOS 的超大規模系統集成.

4.2 碳基射頻電子學

未來第六代通信技術要求射頻器件和電路的數據吞吐量、傳輸速度和集成度具有全方位、大幅度的提升,并實現射頻/數字單片混合集成芯片.在主流的射頻電子技術中,硅基CMOS 晶體管雖然具有集成度優勢,但高頻下噪聲較大,難以滿足射頻電路的需要,化合物半導體射頻器件性能較好,但其工藝復雜且集成度較低,兩者都難以滿足射頻電子領域未來的商業需求.因此,需要開發基于新原理、新材料、新器件結構的射頻電子技術,從而推動通信技術的進一步發展.

碳納米管在射頻電子學領域有很多優勢:在材料方面,碳納米管的載流子遷移率和飽和速度較高、本征電容較小,且熱穩定性和導熱能力較強,因此適合用來制造高速射頻晶體管,其理論速度上限預測可達太赫茲范圍[123-125];碳納米管的準一維結構限制了其態密度和量子電容大小,因此在晶體管線性區相比傳統半導體而言理論上有更好的線性度[126,127],十分有利于模擬電路;碳納米管的能帶對稱,因此有利于實現射頻CMOS 電路和雙極性射頻器件.在工藝方面,碳納米管晶體管類似SOI 架構,能兼容多種絕緣襯底如石英、金剛石甚至玻璃,因此在具有較小襯底寄生效應的同時,還能根據不同射頻應用需求來定制化襯底.在系統集成方面,碳管射頻器件與碳管數字CMOS 集成工藝高度兼容,有希望實現片上多功能系統(SoC).在功率方面,碳納米管雖然帶隙較小,看似不適合做射頻功率器件,但其熱導率較高(大管徑可超過2000 W·m—1·K—1[128]),用以評估材料在頻率和功率方面綜合性能的約翰森因子(JFOM)高達14.3 ×1012—19.1 × 1012V·s—1(至少是硅的30 倍)[129],因此功率指標在理論上不會限制碳納米管射頻晶體管的應用.以上優勢說明了碳納米管射頻電子學的應用潛力,本小節將簡要回顧碳納米管射頻器件的發展歷程、現存問題以及未來發展目標.

為了深入分析碳基射頻電子學的發展驅動力和阻礙,可以選取兩個核心指標來梳理碳管射頻器件的發展脈絡:電流增益截止頻率fT和功率增益截止頻率fMAX.2006 年Bethoux 等[130]基于電泳法制備的網絡狀碳納米管薄膜制造了本征fT為8 GHz的碳管射頻晶體管;2007 年Le Louarn 等[131]提高了電泳法制備的碳管密度并得到了30 GHz 的本征fT;2009 年Nougaret 等[132]通過進一步提高半導體性純度到99%,成功地把本征fT提高到了80 GHz.2007 年伊利諾伊大學厄巴納-香檳分校的Rogers 課題組[36]基于CVD 法生長的半導體性順排碳管制造了非本征fT為0.42 GHz 的碳管射頻晶體管;2009 年他們通過提高碳管密度到5 根/μm,將非本征fT提高到了5 GHz[133].可以發現,碳納米管材料的進步促進了早期碳管射頻器件性能的快速提升,無論是本征還是非本征電流截止頻率均提高了約一個量級,因此需要高密度高純度的碳納米管材料來為器件提供足夠的開態電流并降低寄生電阻和寄生電容.2012 年Steiner 等[134]采用埋柵結構和電泳法碳納米管陣列制造出的短溝道射頻器件非本征fT和fMAX分別達到7 GHz 和15 GHz.從2012 年開始,南加州大學的Zhou 課題組[135]利用寄生電容更小、靜電柵電容更大的T 型柵結構來制造碳納米管射頻晶體管,分別在網絡碳管薄膜上得到了23 GHz 和10 GHz 的非本征fT和fMAX、在CVD 法生長的陣列碳管薄膜上得到了25 GHz和9 GHz 的非本征fT和fMAX[136]、在溶液法制備的高純度乃至手性富集的碳管薄膜上得到了23 GHz和20 GHz 的非本征fT和fMAX[137,138].2016 年,該課題組Cao 等[139]采用T 型柵結構和FESA 法制備得到的高純碳管陣列,并將溝道長度進一步縮減到了100 nm 以下,從而制造出了非本征fT和fMAX均為40 GHz、最高本征fT和fMAX分別為100 GHz和70 GHz 的射頻晶體管,是屆時性能最高的碳納米管射頻器件.可以發現,器件的結構優化和尺寸微縮主要促進了碳納米管射頻晶體管實際性能的第二次提升.因此,同時結合兩種驅動力:以溶液法提純的高密度網絡狀碳管薄膜為材料基礎、以小于100 nm 的非自對準多柵結構為器件基礎,北京大學團隊Zhong 等[140]在2019 年展示了峰值跨導高達0.38 mS/μm、最高非本征fT和fMAX分別為103 GHz 和107 GHz、本 征fT和fMAX分別為281 GHz 和190 GHz 的高性能碳管射頻晶體管,這是屆時碳納米管射頻器件的最高水平.在此基礎上,Zhou等[141]還通過進一步優化器件結構、降低柵極寄生,將實測fMAX提升到了90 GHz,展示了K 波段射頻放大器的應用潛力,首次在器件綜合性能上比肩三五族射頻晶體管,初步證明了碳基射頻電子學的商業化價值.然而,即使是百GHz 的截止頻率,也遠低于碳納米管在速度方面的理論預測上限(THz范疇).從材料角度看,這主要是因為網絡狀碳管薄膜的隨機取向性導致了溝道內的實際碳管長度隨機分布,從而增大了柵電容、減小了跨導.針對于此,2019 年Rutherglen 等[142]以FESA 法為基礎開發了ZEBRA 技術,制備了純度大于99.9%、密度為40—60 根/μm 的陣列碳管并以此制造了射頻晶體管;然而,其最高非本征fT和fMAX均僅為106 GHz,相對于網絡碳管薄膜器件并沒有顯著優勢.這主要是因為其陣列碳管制備方法還不夠成熟,碳管的半導體性純度和密度都不能達到要求.因此,2021 年北京大學團隊Shi 等[20]從射頻電子學對碳管材料的要求(兼容不同襯底、合適密度超順排、缺陷少、散射位點少、遷移率高)出發,設計并優化了新的陣列碳管材料制備工藝.該工藝用烷基鏈較少、氮原子和氫鍵作用位點較多的PCO-Bpy 分子作為碳管分散劑,經兩次分散提純和雙液相自組裝沉積工藝,在不同絕緣襯底的四寸晶圓上實現了高純度(＞ 99.99%)、管徑分布集中(d=(1.51 ± 0.18) nm)、超順排和高密度(100—120 根/μm)的碳管陣列,其載流子遷移率最高達1580 cm2·V—1·s—1[20].基于射頻專用的陣列碳管材料和器件結構上的寄生優化,該團隊在低損耗的石英絕緣襯底上制造了高性能射頻晶體管,其在50 nm 柵長下 的非本 征fT和fMAX分別達 到186 GHz 和158 GHz,是所有基于納米材料的晶體管的最高值[20](圖14).為了驗證碳納米管的頻率潛力,該團隊還在高阻硅襯底上制造了開態電流高達1.9 mA/μm、跨導高達1.4 mS/μm (Vds=—0.9 V)的射頻晶體管,其50 nm柵長器件的本征fT和fMAX分別為540 GHz 和306 GHz,這是碳基射頻器件首次進入到太赫茲頻段,證明了碳基射頻電子學在第六代通訊技術中的應用潛力[20](圖14).雖然本征截止頻率的優異表現只能說明某種材料的速度上限,并不一定能完全轉化為器件的實際性能,但太赫茲頻段的候選材料極其稀少,碳納米管的出現無疑具有重要意義.通過進一步的材料優化如提高密度、減少聚合物殘留,和工藝優化如發展碳管中間介質層技術來優化柵界面,以及器件結構的改進如采用T 型柵等結構降低寄生效應,碳納米管射頻晶體管有希望將其實際工作頻率提高到1 THz,成為繼InP HEMT和InP HBT 之后的又一種太赫茲射頻器件,并且有可能成為第一種太赫茲CMOS 射頻器件.

除了工作頻率的本征優勢,碳納米管在射頻放大器中的應用潛力也逐漸凸顯.射頻器件最基本的應用就是信號放大,因此射頻放大器的性能表現能直接地反映碳基射頻電子學的應用潛力.然而,射頻放大器除了頻率指標,還注重放大功率和線性度指標,在后兩者上,碳管射頻器件的早期研究表現較差.具體來說,在功率方面,大部分碳管放大器的增益小于10 dB 或為負值[135,136],有效正增益最高的是2019 年Marsh 等[143]在1.15 GHz 頻率下實現的12 dB,綜合來看仍難以滿足5 G 通信的要求.在線性度方面,由于相似信號的高階諧波尤其是三階諧波會對基準信號造成很大干擾,因此在接收和處理信號時,需要保持放大過程的線性度以防止信號失真.有兩個指標常用來衡量線性度:1 dB 增益壓縮點和三階交調點,兩者值越大對應的線性范圍就越大,放大器抗干擾能力就越強.然而,長期以來碳管放大器在這兩個指標上也表現平平[135,136,143],無法展現其小量子電容帶來的本征線性度潛力.2021 年,北京大學Zhou 等[141]采用多指柵結構提升碳管器件的負載驅動能力,基于高純度網絡狀碳管薄膜在18 GHz (K 波段)下獲得了11 dB 的功率放大增益和15 dBm 的三階交調點;基于高純高密度陣列碳管在18 GHz 下更是能實現高達23.2 dB 的功率放大增益以及大于9 dBm的1 dB 壓縮點輸出功率和31.2 dBm 的三階交調特性(對應的OIP3/Pd.c.為19.7 dB)[20](圖14),各項關鍵指標均遠高于之前美國南加州大學報道的屆時最好的碳基放大器,甚至與某些商業產品(如HMC6981)相比也具有一定優勢,且成本大幅降低.

此外,在射頻集成系統方面,也有工作展示了基于碳納米管晶體管的射頻/數字混合電路:2019年,北京大學Liu 等[144]以高性能碳納米管CMOS器件為基礎,將VCO 溫度傳感器、碳基MOS 電路、鋰離子電池和天線集成在一個柔性基底上,展示了具有傳感、信號處理、信號無線傳輸和電源的完整物聯網節點系統,且具備超高的能量效率和超低的動態功耗,以及0.4—1.5 GHz 范圍的可調諧頻率,覆蓋了NB IoT 或GSM 應用場景所需的頻帶,展示了碳基數字/模擬混合集成系統在物聯網領域的應用潛力.

綜合來說,碳基射頻電子學具備完整的理論基礎和器件工藝基礎,已經展現了其較強的本征優勢和一定的實際優勢,接下來需要重點優化金屬-碳納米管接觸界面和柵介質-碳納米管柵界面,提高載流子注入效率并減少界面散射,從而繼續提高碳納米管射頻晶體管的綜合性能指標,并在功率放大器、高線性度模擬電路和數字/模擬混合電路等應用中展現優勢.

4.3 碳基集成傳感平臺

碳納米管場效應晶體管還可以用于制造晶圓級別均一和可靠的傳感平臺,實現包括生物傳感、氣體傳感、光探測等復合功能的集成化和小型化,并展現出優異的靈敏度和精度.本節將主要介紹碳基傳感平臺的工作原理、性能特點、最新進展以及技術難點.

在本世紀初,研究人員開始關注基于納米線或納米管的FET 型傳感器,這主要是因為準一維溝道材料相比于體材料具有更高的比表面積,并且對外界的靜電勢變化更加敏感,因此具有超高靈敏度檢測的潛力.單壁半導體性碳納米管具有天然的小尺寸和優良的電學性能,并且能和眾多種類的檢測分子如氫氣、生物蛋白等發生范德瓦耳斯吸附、共價交聯等耦合作用,因此受到了廣泛關注[145,146].經過早期探索,人們歸納出了四種碳納米管FET型傳感器的基本工作原理[147]:1) 待檢測分子被直接或間接吸附于碳管表面,從而造成電荷轉移或靜電摻雜,使溝道能帶移動、傳感器I-V曲線平移.這種靜電摻雜機制較為常見,且能造成明顯的溝道電勢變化,因此適用于高靈敏傳感;2) 待檢測分子吸附在金屬電極接觸上并調節局域功函數,從而改變肖特基勢壘的高度,由于空穴和電子的勢壘高度變化方向相反,因此傳感器I-V曲線P 支和N 支的電導和電流變化相反.但這種金屬功函數調制效應較弱,需要較大的電極接觸面積,靈敏度較低;3) 待檢測分子覆蓋在溝道表面,形成一層等效的低k介質從而降低串聯柵電容和柵控效率,從而影響I-V特性.但實際上低濃度的檢測分子不會緊密覆蓋大面積溝道,因此該機制大部分情況下可以忽略;4) 待檢測分子在碳管表面引入散射位點,表面散射會降低有效載流子遷移率.但當電導主要由肖特基勢壘主導時,載流子遷移率的略微下降也可以忽略.以上工作原理分析對傳感機制設計具有重要意義:待檢測分子對碳管FET 電學性能的影響可能存在競爭機制,要想構建超靈敏通用型傳感平臺,就必須合理設計器件結構以排除干擾.除了傳感機制,還需要考慮溝道材料的選擇:單根碳管雖然對溝道的靜電擾動最敏感,本征靈敏度最高甚至可響應單分子,但其顯然不適合大規模器件制造;陣列碳管理想情況下能提供更好的電學性能,但實際制備工藝復雜,且成本較高,目前不適合傳感器應用;網絡狀碳管薄膜存在較多碳管-碳管結,其直接功能化難度較高,但均一性好、制備工藝簡單成熟,相比之下更適合作為溝道材料.

基于以上對傳感機制和溝道材料的分析,可以發現,目前最合適的器件結構方案為:基于網絡狀碳管薄膜和接觸鈍化的浮柵型FET.這種結構使用超薄柵介質隔離碳管溝道,然后在柵介質表面進行功能化,這樣既不會對傳感機制和靈敏度造成明顯的負面影響,又能解決網絡碳管不易于直接功能化的問題,還能提供較高的電學基線穩定性和長期使用可靠性.基于該結構,北京大學團隊發展出了系統的超靈敏傳感平臺,在生物傳感、氣體傳感等應用方向中取得了突出成果,下面進行簡單介紹.

在生物傳感方面,Liang 等[148]以氧化釔作為浮柵介質層、以光刻膠鈍化隔離接觸電極、以納米金顆粒修飾柵介質表面,并將識別探針分子如互補DNA 鏈通過巰基化等方式組裝在金納米顆粒上,制造出了晶圓級碳管FET 型生物傳感器陣列(圖15).該傳感器去除了生物分子對接觸電極的功函數調制效應,其工作機制完全由溝道靜電摻雜效應主導,因此具有較強的器件可靠性和信號響應強度.此外,該傳感器還優化設計了直流工作偏置點:采用較小的源漏偏置如0.1 V 使FET 工作在基準電流較小的線性區,從而增大響應電流的相對變化量;采用不同大小的柵壓偏置使傳感器工作在穩定傳感模式(大柵壓飽和區)或高靈敏傳感模式(小偏壓亞閾值區),且傳感響應度與基準器件的閾值電壓或亞閾值擺幅有關.經過合理的偏置點選擇,基準器件的均一性可以有效反映到傳感響應的均一性上來,這保證了碳基傳感平臺的均一性優勢.基于以上結構優化和偏置設計,該傳感平臺實現了對特定DNA 序列和微泡(MVs)的定量和選擇性檢測,分別獲得了60 aM (1 aM=10—18mol/L)和6 particles/mL 的超低檢測限(LOD)[148],有望取代昂貴耗時且不便攜的PCR 檢測技術,實現無標記的(lable-free)快速生物檢測.該工作既刷新了FET 型生物傳感器的檢測限記錄,充分展現了碳基傳感平臺的靈敏度優勢;又實現了對生物信號的多功能檢測,集成了基因篩查與癌癥診斷功能,展現了碳基傳感平臺的功能復合集成化優勢.

圖15 基于碳納米管浮柵晶體管的生物傳感器[148]與氣體傳感器[22] (a) 碳納米管生物傳感器示意圖[148];(b) 碳納米管生物傳感器對DNA 序列的檢測限[148];(c) 碳納米管生物傳感器對囊泡的檢測限[148];(d) 碳納米管氫氣傳感器示意圖[22];(e) 碳納米管氫氣傳感器工作在100 ℃的檢測限[22];(f) 碳納米管氫氣傳感器的響應率和檢測限分布,淺藍色橢圓區域為核電安全應用范圍[22]Fig.15.Biosensor[148] and gas sensor[22] based on the carbon nanotube floating gate transistor:(a) Schematic diagram of the carbon nanotube biosensor[148];(b) the limit of detection (LOD) of a carbon nanotube biosensor for DNA sequence[148];(c) LOD of a carbon nanotube biosensor for vesicles[148];(d) schematic diagram of the carbon nanotube hydrogen sensor[22];(e) LOD of a carbon nanotube hydrogen sensor operating under 100 ℃[22];(f) the response rate and LOD distribution of carbon nanotube hydrogen sensor,and the light blue oval area is the scope of nuclear power safety application[22].

在氣體傳感方面,Zhou 等[22]同樣基于浮柵結構,以氧化釔或氧化鉿作為柵介質,以對氫氣敏感的金屬鈀納米顆粒為敏感層修飾柵介質表面,批量制造了碳管薄膜FET 型氣體傳感器,不僅獲得了較快的響應速度(約7 s)和碳基氫氣傳感器中最高的響應強度(圖15),還首次演示了氫氣的亞ppm (1 ppm=10—6,體積分數)量級室溫檢測,其LOD 在室溫下低至90 ppb (1 ppb=10—9,體積分數)、在100 ℃時低至5 ppb[149].該工作的重要應用價值在于:核發電站中鈉泵常用以反應堆的冷卻和熱循環,而鈉泵系統泄漏或失效會產生易燃易爆的氫氣從而威脅核電安全,因此超高速痕量氫氣檢測是核電安全的關鍵技術,碳納米管FET 型氫氣傳感器可探測出亞ppm 的氫氣標志物,從而能夠應對潛在的核電安全威脅.

以上進展充分證明了碳基傳感平臺在靈敏度、功能集成度、可靠性和均一性等指標上的優勢,以及碳基傳感平臺在生物檢測、核電安全監測等應用場景下的商業潛力.為了進一步提高碳基傳感平臺的靈敏度、可靠性與通用性,需要著重解決以下問題:1) 浮柵型FET 結構和碳管材料的靜電敏感特性雖然提供了超高靈敏度傳感的基礎,但同時也放大了外部低頻噪聲.低頻噪聲是傳感器或探測器中的常見噪聲類型,有研究表明碳納米管的低頻噪聲本征幅值系數相比于其他半導體材料至少高了3 個量級[150],低頻噪聲的具體大小則與器件的電壓偏置、柵界面散射位點密度、接觸電阻大小以及導電通道即碳管密度都有關系[151],因此需要進行器件綜合優化和細致的偏置設計來減小低頻噪聲、增大傳感響應.2) 傳感應用并不都需要極高的靈敏度,有的應用場景也對量程或分辨率有所要求,因此碳管FET 型傳感器需要合理設計柵介質厚度和直流偏置點,通過調節浮柵的靜電耦合強度、基準電流大小和電流響應放大系數來獲得不同量程和精度的傳感性能,從而滿足多種應用需求;3) 面向產業化和商用化的碳管FET 型傳感器還需要更準確的標定技術和更強的器件可靠性,這需要在傳感電學模型、器件結構和加工工藝方面進一步努力,如建立準確的浮柵電容模型、采用更標準的鈍化封裝技術等.

碳基傳感平臺的未來發展一方面要進一步提高傳感靈敏度、器件可靠性和功能多樣性,另一方面要嘗試與信號處理電路進行同片集成.理想情況下,碳基傳感平臺不僅可用于各種氣體分子、生物分子乃至紅外近紅外光波的超靈敏檢測,還能通過在片的數字/模擬混合電路實現傳感數據的快速預處理和無線傳輸,從而實現功能豐富、高能效的物聯網節點系統.

4.4 碳基三維集成電路

隨著集成電路工藝進入亞10 nm 節點,僅依靠晶體管尺寸縮減帶來的集成度提高越來越有限,器件間的互連線也越來越復雜,系統能效的優化空間也越來越小,傳統的系統架構更是難以解決內存墻問題.而三維集成電路為這一困境提供了新的選擇:在不提高器件工藝難度的情況下,通過三維堆疊多層計算電路或存儲電路乃至射頻傳感電路,來提高芯片的集成度、系統能效和功能多樣性.然而,已有的硅基三維集成電路技術主要是利用高級封裝技術(3D system-in-package)和垂直硅通孔技術(through-silicon-via)來將多個獨立制造的電路模塊簡單組合在一起,其數據通孔密度較低,尺寸一般在微米級,因此數據傳輸的帶寬較低,無法發揮出三維集成電路的真正潛力.硅基三維集成技術的根本性困難在于其熱預算有限:硅基器件加工溫度可高達500—1000 ℃(如氮化硅側墻沉積或摻雜離子激活),而后道工藝如金屬互聯的熱承受能力有限,且前道工藝完成后為保證晶體管性能一般不允許后續加工溫度長時間超過500 ℃,因此無法繼續制造第二層乃至多層電路[26].與之相反的是,碳納米管CMOS 電路加工工藝所需溫度較低:溶液法制備好的碳管材料向目標基底轉移可在室溫下完成、無摻雜CMOS 工藝不需要高溫退火來激活摻雜原子、成膜工藝中的最高溫度也不超過300 ℃(ALD 生長氧化鉿)[11,63-65].因此,原則上講碳納米管CMOS 電路既可以多層堆疊自身得到單片(monolithic)三維集成電路,也可以制造在硅基CMOS 電路的上方得到在片異質集成的三維電路.需要注意的是,工藝熱預算較低的優勢并不是碳管獨有的,其他半導體技術如低溫硅CMOS 技術、多晶硅器件或金屬氧化物半導體器件也能做到低溫加工,但這些方案要么在性能上遠差于傳統硅基CMOS 和碳納米管器件(低溫硅技術、多晶硅),要么不能制造CMOS 器件(金屬氧化物半導體),均無法滿足三維集成電路的基本性能要求,甚至可能拖累底層的硅基電路[111].因此,綜合來看碳基CMOS技術是三維集成電路的最佳選擇,基于碳納米管的三維集成電路可以擁有密度更高的納米級層間數據通孔(inter-layer-via,ILV),將數字邏輯計算單元和數據存儲單元的距離大幅拉近、降低數據傳輸耗能和耗時,將數據傳輸帶寬大幅增加、提高計算速度,從而顯著提高系統綜合能效.理論分析和仿真結果表明,理想的碳管單片三維集成電路相比于硅基平面電路的能效增幅甚至可達1000 倍[28].

碳基三維集成電路的實驗演示也有一些突出結果,下面進行簡要回顧與分析.2014 年,斯坦福大學的Shulaker 等[152]首次展示了基于碳納米管的異質三維集成電路,該電路包括四層結構:底層是硅基數字邏輯電路、中間兩層是RRAM 存儲電路、頂層是碳納米管CMOS 驅動電路,其集成度和性能較低,主要著眼于原理驗證和工藝探索.2017 年,Shulaker 等[111]進一步將200 萬個碳管晶體管、100 多萬個RAM 存儲器集成在硅電路的上方,以高密度ILV 作為層間互聯,構建了具備酒精嗅探電子鼻功能的高集成度三維電路,初步證明了碳基異質三維集成電路的技術可行性.2018 年,Shulaker 研究組[153]還展示了完全由碳納米管CMOS 器件和RRAM 器件構成的碳基單片三維集成系統,該系統不僅可以準確運行分類識別算法,和同尺寸的硅基電路相比還具有更高的系統能效(35 倍的能量延遲積改善)和更小的電路面積(三分之一的面積,相當于3 倍的集成度提高).以上工作雖然在加工工藝和電路功能上展示了碳基三維集成電路的潛力,但也存在碳管器件性能較低、電路速度較慢的問題,如文獻[111]中所用的碳管器件在3 V 工作電壓下的開態電流僅為20 μA/μm,遠差于其他文獻報道的高性能碳納米管器件,這顯然不滿足三維集成電路在電路性能方面的的發展目標.因此,北京大學團隊Xie 等[27]針對性地優化了碳基三維集成工藝,基于高純度網絡狀碳管薄膜全程在170 ℃內制造了兩層高性能碳管器件.其實驗結果表明,該三維架構工藝相比于平面架構有著更大的布局布線靈活度以及更短的金屬互聯長度,因此可獲得38%的電路速度提升,五階環振電路的振蕩頻率更是高達680 MHz,單級門延時低至0.15 ns,這一電學性能是所有已報道的碳基三維電路所用器件的最好結果[27],但仍然低于平面工藝的碳基器件性能.圖16 為感存算傳一體化的高能效碳基三維集成電路示意圖[154].

圖16 感存算傳一體化的高能效碳基三維集成電路示意圖[154]Fig.16.Schematic diagram of high energy efficiency 3D integrated circuit based on the carbon nanotube,which integrates sensing,memory,computing and transmission components[154].

盡管有著極高的系統能效潛力,單片三維集成電路在立體空間中以高密度集成大量器件時會不可避免地遇到更為嚴重的原子遷移問題和互聯散熱問題:隨著互聯線尺寸的精細化和結構的復雜化,高電流密度下的金屬原子會更容易離子化并偏移其位置,從而導致電路短路或斷路;隨著單位體積內互聯線(層內和層間)密度的大幅提高,金屬互聯大量的發熱過程和層間介質有限的散熱過程還會導致電路整體和局部的溫度上升,從而導致互聯乃至器件本身的失效率增加.為了抵抗原子遷移現象,需要原子相互作用力更強、電流負載密度更高的互聯材料;為了解決金屬互聯的散熱問題,需要直流和交流信號傳導損耗更小的材料.而金屬性碳納米管同時具有相比金屬離子鍵更強的碳-碳共價鍵、較高的電流負載能力(約 109A/cm2)以及長程彈道輸運性質(微米量級),因此可能更適合作為單片三維集成電路的互聯材料.為了具體考量金屬性碳管能否用作互聯材料,首先需要分析其電阻特性.單根金屬性碳管的理想電阻僅由接觸電阻構成(包含12.9 kΩ/Nch的基本接觸電阻和同量級的非穿透性電阻,Nch對于單壁碳管一般為2、對于多壁碳管則與內外殼層直徑有關),然而隨著互聯長度增加,碳管晶格振動過程的聲子散射會額外增加溝道電阻.同時考慮接觸和溝道電阻,任意長度的碳管互聯電阻可以近似表示為R(L,T,V)=其中Rc為接觸電阻,Rq為基本接觸電阻,L為互聯長度,lm,eff(T,V) 為依賴于溫度和電場的電子有效平均自由程.在接觸質量一定時,決定互聯電阻的參數顯然是電子有效平均自由程,該參數在低溫低場下由聲學聲子散射決定、在高溫低場下需引入光學聲子散射的修正、在高場下主要由光學聲子散射決定,具體數值則需要更完整精確的模型來評估.以上對單根金屬性碳管互聯電阻的分析可近似線性地拓展到管束體系,N根碳管組成的管束總電阻約為1/N倍的單管電阻.基于更復雜的電阻模型,Naeemi 和Meindl[155]系統地比較了低偏壓下單壁和多壁碳納米管管束與銅互聯導線的電導率,并得出結論:金屬性碳管在較長尺度時具有最大電導率,適合用作全局和半全局互聯;而銅在較短尺度時具有更穩定的高電導率,適合用作局部互聯.除了互聯電阻,還需要考慮互聯的RC時間延遲特性,由于碳管的準一維特性,原則上講其極小的靜電電容和量子電容與銅互聯電容相比具有一定優勢,相關文獻對碳管RC延遲的半定量分析同樣支持這一判斷[156,157],金屬碳管互聯的準確電容值和高頻傳輸特性則需要使用傳輸線模型來分析.總的來說,電子輸運通道較多、電阻和電容較小的厚多壁碳納米管管束更適合作為單片三維集成電路的互聯材料,但均勻且密集的碳管陣列或管束并不容易在平面上制備(碳管排列技術可參考本文3.1 節相關內容),因此目前更為可行的方案是將其用作層間通孔材料.2020 年,Lu 等[158]通過Fe(C5H5)2氣體的反應在550 ℃的低溫下生長出了高質量的金屬性碳納米管,其電阻率約為10—6Ω·m、熱導率約為800 W·m—1·K—1、楊氏模量高達1000 GPa、通孔深寬比大于25,將其用作三維集成電路的TSV 可降低器件溫度約15 ℃、提高系統可靠性約10 倍、減小布局布線面積中約80%的保持區域面積(keep-out zone region),充分展示了金屬性碳納米管作為三維集成電路通孔材料的電學、可靠性和布局布線優勢.

綜合來看,碳基三維集成電路目前還處于初級階段,既需要解決前文提到的碳基CMOS 電路在平面工藝中的諸多問題,又需要優化多層器件加工工藝以提高器件性能,如使用更成熟的層間介質平坦化處理工藝,以降低上層器件的襯底起伏和電學性能波動,還需要重點解決三維電路的器件互聯可靠性和散熱問題.但是,碳基三維集成電路可同時發揮碳納米管器件的高能效優勢,以及多功能形態優勢(數字計算、射頻電子、傳感探測等),有希望實現感存算傳一體化的高能效集成系統(圖16),無疑是后摩爾時代集成電路的重點發展方向.

4.5 碳基特種芯片技術

后摩爾時代電子學的發展除了追求更高集成度、更高能效的超大規模集成電路,還需要發展以各種應用需求為導向的功能器件和電路.而碳納米管除了優異的電學特性,還具有其他材料優勢,使其適用于某些特種電路的制造.如碳納米管具有強碳-碳共價鍵、納米尺度的橫截面積和低原子數等特點,因此適合用來制造超強抗輻照電路;碳納米管可制造無摻雜CMOS 器件,其載流子由金屬電極注入,不依賴于摻雜原子的熱激發,因此適合用來制造高性能低溫電路;碳納米管還具有柔韌性好、耐彎曲和耐疲勞強度高的特點,因此適合用來制造柔性電子器件和電路.由于其獨特的低維結構和物理化學特性以及優異的電學性能基礎,碳納米管可用于制造多個類型的特種芯片,本節將以碳基抗輻照電路、碳基低溫電路和碳基柔性電路這三種功能應用為例,說明碳基特種芯片的優勢與發展潛力.

在抗輻照電路方面,隨著我國航天事業的高速發展,空間站和深空探測等應用都需要性能更好、可靠性更強的抗輻照芯片以避免各種太空輻射效應對電子系統的干擾甚至破壞.因此,為了構建可用于航天航空級別的碳基抗輻照電路,北京大學碳基團隊Zhu 等[159]首先分析了典型的頂柵碳納米管晶體管受輻照損傷的機理,通過對照試驗解耦出了碳納米管溝道、柵介質和基底這3 個部位各自的輻照損傷特性,發現碳納米管晶體管中最容易受輻射損傷的是基底部位,且碳納米管溝道不僅本身抗輻照能力強,還能起到保護基底的作用.通過嚴謹的實驗對比和模型擬合,Zhu 等給出了碳基抗輻照芯片的性能預測:在進一步優化的情況下,頂柵碳管晶體管可承受15.5 Mrad 左右的輻照量,相比于其他半導體材料具備顯著優勢[159].基于這一分析和預測,為了證明碳基器件和電路的抗輻照潛力,2020 年Zhu 等[23]針對性地采用了輻照加強設計,系統優化了碳管器件的結構和材料,制造出了抗Co-60γ射線總劑量輻照高達15 Mrad(Si)的可修復碳納米管器件和電路(圖17).具體來說,該工作使用離子膠作為柵介質,可有效地減少輻照引入的陷阱電荷,還使用聚酰亞胺(PI)作為襯底,可有效地消除高能輻照粒子在襯底上散射和反射所產生的二次輻照效應,即使受到大量輻照損傷而性能下降后,器件還可以在100 ℃下退火10 min 以修復其電學性能和抗輻照性能[23].結合超強抗輻照特性和低溫加熱可修復特性,未來或許可構建對高能輻照免疫的碳納米管晶體管和集成電路.此外,抗輻照芯片不僅包含CMOS 器件,還包含各種存儲器件.因此Zhu 等[160]還測試了6 T 碳納米管靜態隨機存儲器(SRAM)的抗輻照特性,發現即使經受2.2 Mrad(Si)的Co-60γ射線總劑量輻照后,晶體管的閾值電壓漂移量依然小于0.3 V,SRAM 電路仍可正常工作,說明碳基抗輻照芯片的綜合可靠性較高.

圖17 抗輻照可修復的碳納米管晶體管與電路[23] (a) Co-60 γ 射線對器件的輻射損傷示意圖;(b) 聚酰亞胺襯底上印刷的離子膠碳納米管晶體管的照片;(c) 離子膠類CMOS 反相器的多次輻照損傷和修復過程;(d) 離子膠抗輻照碳納米管晶體管和反相器的性能對比Fig.17.Radiation-hardened and repairable carbon nanotube transistors and circuits[23]:(a) Schematic diagram of radiation damage to devices by Co-60 γ-ray;(b) photograph of printed ion gel CNT FETs on polyimide substrates;(c) multiple cycles of irradiation and repairing of ion gel CMOS-like inverters;(d) performance benchmark of radiation-hardened ion gel CNT FETs and inverters.

在低溫電子學方面,無論是航天航空還是量子計算等應用,都需要能在低溫甚至超低溫環境中工作的電路系統,因此催生了低溫硅基CMOS 技術.然而,主流的低溫硅基CMOS 技術面臨著很多挑戰,如低溫下電流過沖、載流子凍結、雜質不完全電離等負面效應,器件的低溫穩定性不夠好[161].與之相反,基于網絡狀碳納米管薄膜的無摻雜CMOS技術在低溫電路應用中同時具有較強的材料優勢和工藝優勢:首先,由于網絡狀碳管薄膜的隨機取向特點,載流子在溝道中的輸運特性由熱輔助隧穿機制和聲子散射機制競爭決定,溫度依賴性較弱;其次,無摻雜器件不涉及雜質原子的電離,載流子密度弱依賴于溫度,器件性能的溫度穩定性較好.因此,碳基無摻雜CMOS 電路非常適合在低溫下工作.2021 年,北京大學團隊Xie 等[162]實驗探索了碳納米管晶體管和電路在低溫下的工作特性,并發現當溫度從室溫降低至液氮蒸發溫度時,網絡碳管薄膜晶體管比單管器件和主流的硅基器件都具有更好的溫度穩定性.具體來說,該工作首先測量了網絡碳管薄膜晶體管在不同溫度下的性能表現,結果顯示:長溝道器件和短溝道器件的性能隨溫度變化的規律并不相同,且對于同一溝道長度的器件在不同偏壓下的性能變化規律也不同.通過對數據的深入分析,可發現在網絡碳管薄膜中存在兩種勢壘:碳管-碳管結勢壘和聚合物包裹的碳管與金屬接觸間的勢壘,載流子需要在熱輔助下隧穿過這兩個勢壘,因此隨著溫度降低,隧穿過程導致的電阻會增加.這一變化關系與聲子散射隨溫度降低而減弱的規律截然相反,互為競爭機制,因此在合適的偏壓和溝道長度下,碳管器件的性能表現可具備較高的溫度穩定性,其電流溫度變化系數僅為—0.09%/K,相比于單管和硅基器件下降了約1 個量級[162].為了進一步驗證碳基電路的低溫穩定性,Xie 等[162]還制造了五階環振電路,其振蕩頻率在300 至80 K 的溫度范圍內均高達1.5 GHz,且性能變化小于0.5%,證明了基于網絡狀碳管薄膜的碳基集成電路在低溫電子應用中的巨大潛力.

在柔性電子學方面,碳納米管由于其超薄體特性和機械強度較大的特點,還適合用來制造機械可靠性較高的柔性電子器件,并應用于人體可穿戴電子、動植物檢測、物聯網等場景中.如2017 年Kim 等[163]基于碳納米管紗線制造了可與衣物編織在一起的柔性傳感器,可用于呼吸檢測;2018 年北京大學團隊Xiang 等[25]基于網絡狀碳納米管薄膜制造了晶圓級別的柔性薄膜晶體管和電路,可兼容多種襯底如聚合物、人體皮膚甚至樹葉表面,以滿足不同的柔性電子應用需求.此外,柔性電子器件常常面臨著性能較低的問題,其實際商業價值飽受爭議.針對于此,2018 年IBM 沃森實驗室Tang等[164]基于高純度高密度的網絡碳管薄膜在柔性聚酰亞胺基板上制造了晶圓級的高性能碳納米管CMOS 電路,基于環振電路提取的單級門延時僅有5.7 ns,展現了碳基柔性電路的性能優勢.在大規模集成工藝和電路可靠性方面,由于碳基柔性電路相對于數字邏輯集成電路具有更大的單元器件尺寸,其平均效應更強,可以改善材料波動和工藝波動造成的器件均一性問題,因此可做一些大面積中等性能的應用,如柔性顯示驅動.2019 年,中國科學院沈陽金屬所孫東明研究組[165]制造了包含8000 多個碳納米管薄膜晶體管的柔性顯示驅動電路,其均一性較好(像素良率高達99.93%)、性能滿足需求(開關比可達107),展示了碳基柔性電路的均一性優勢.

碳基特種芯片還包括其他類型如透明芯片、瞬態芯片等,能滿足多種應用場景需求,具有巨大的發展潛力.但需要強調的是,無論具體的應用特性如何,碳基特種芯片的基礎要求仍然是性能和集成度達標,因此其現階段發展挑戰仍然是前文提到的材料、器件結構、工藝等基礎性問題.

5 碳基電子技術產業化進程中的綜合性挑戰

基于碳納米管的碳基電子技術已經建立了完整而深入的理論體系、制造了性能優異的原型器件和中小規模電路、探索了多種功能器件和應用潛力,雖然還存在一些基礎性問題有待優化,但已經沒有明顯的原理性問題阻礙其實用化和產業化進程.因此,需要開始考慮其產業化進程中的綜合性挑戰,從材料、工藝、器件可靠性與均一性、電路系統設計以及標準化平臺這5 個角度分析其發展挑戰,表2 列出了簡要總結.

表2 碳基電子技術產業化進程中的綜合性挑戰Table 2.Comprehensive challenges in the industrialization of carbon based electronic technology.

在材料上,理想的高性能碳基電子技術材料是超高半導體純度、手性富集或管徑均一、密度可控、間距和長度均一、定向排列的晶圓級碳納米管陣列.目前最接近這一理想材料的是北京大學團隊以溶液提純DLSA 法制備的陣列碳管,其各項指標尤其是密度和純度相比之前的工作都有較大的進步,基于該材料也首次得到了真實電學性能超過硅基器件的碳納米管晶體管和電路,為碳基電子技術產業化奠定了基礎[31].但對于性能和均一性要求最嚴格的碳基超大規模集成電路而言,碳管陣列材料仍需進一步優化提高,包括但不限于以下方面:1) 在不顯著增加成本和提純損傷的情況下,基于“6 個9”進一步提高2—3 個量級的半導體性純度;2) 繼續提高管徑均一性乃至實現手性富集,降低能帶結構不一致造成的本征電學波動;3) 嚴格控制碳管間距,以提高器件均一性和局部柵控質量;4) 實現8 英寸乃至12 英寸晶圓的完整覆蓋和定向排列;5) 徹底去除生長和溶液處理過程的金屬離子和聚合物殘留或其他雜質,以提供潔凈的半導體材料.此外,碳管陣列還需要能在多種襯底上完成制備,以滿足射頻、柔性電子等應用需求.總之,與單晶硅材料對于硅基電子產業的重要性一樣,碳基電子技術的蓬勃發展始終離不開材料的持續進步.

在工藝上,除了前文提到的金半接觸、柵極工程等工藝優化方向,碳基電子技術尤其是碳基集成電路應用還需要盡可能和硅基工藝兼容.這一方面可以極大地節約半導體設備、廠房等“硬”成本,另一方面也可以借鑒甚至直接使用成熟的硅基半導體工藝,從而節省工藝研發所需的時間和經濟等“軟”成本.實現與硅基工藝兼容的第一個障礙是碳管材料的雜質污染問題,由于碳納米管在生長過程中常使用金屬催化劑、在溶液法提純和自組裝過程中需要使用分散劑和多種有機溶劑,最終制備得到的碳納米管晶圓上可能存在大量金屬離子和各種雜質微粒,其工藝潔凈度遠低于硅基半導體產業標準.因此,需要系統檢測并去除碳管材料制備中的各種雜質來源,以避免對半導體工藝設備的污染、提高器件可靠性和晶圓良率.除了潔凈度問題,碳基電子技術基礎工藝所用的特種金屬如鈀也可能不被硅基半導體工藝線所接受,尤其是硅基前道工藝.這主要是因為使用特種金屬可能污染設備腔室,從而有可能在硅中引入深能級或淺能級陷阱.這一問題的實際影響程度較為模糊,一方面可以通過調整碳基器件的工藝順序如采用先柵工藝來滿足硅基工藝線上不同環節的限制,另一方面硅基工藝本身在先進技術節點中也在不斷引入各種特種金屬,因此特種金屬工藝的兼容性問題不會成為根本限制.碳基器件的硅基工藝兼容性可能還有其他挑戰,但其基本發展路徑可以分成兩步:首先要初步提高材料潔凈度,滿足硅基后道工藝兼容性;然后再進一步控制材料雜質,調整工藝流程,盡可能匹配硅基前道工藝.綜合來看,碳基電子技術產業化必然需要和硅基工藝部分兼容甚至完全兼容,以加快其研發速度、降低各種成本.這一目標雖然有一定難度,但并非不可實現:2020 年,麻省理工大學Bishop 等[166]與美國芯片代工企業SkyWater合作,在商用的硅基芯片產線上制造了8 in (1 in=2.54 cm)晶圓范圍內良率可控且均一性好的碳納米管晶體管,且碳納米管薄膜沉積過程沒有引入可檢測到的雜質污染.

在可靠性方面,碳管晶體管的失效機制較為復雜,如N 型金屬電極氧化、超薄柵介質漏電等機制造成的瞬態失效,柵介質界面態密度較高造成的強BTI 效應(包括PBTI 和NBTI),以及接觸電極熱效應導致的性能漂移等.提高碳管器件可靠性需要重點解決前文提到的碳基器件基礎性問題,并采用標準化的器件加工工藝和封裝工藝.而在均一性方面,碳基器件的接觸電阻、開態電流、閾值電壓和亞閾值擺幅等核心參數更是受到多個波動源的影響,尤其是材料波動、工藝波動、接觸界面和柵界面波動.在這些因素被優化改善到一定程度之前,均一性問題將是限制大規模碳基集成電路正常工作的核心因素.隨著研究人員的持續努力,材料和基本的器件結構工藝已經日趨成熟,因此系統的可靠性研究需要被介入到碳基電子技術中來.

在電路與系統設計上,碳基電子技術缺乏配套的電子設計自動化工具(EDA),難以自動化設計電路版圖并仿真,因此難以制造大規模甚至超大規模碳基電路.為了建立系統的碳基EDA 平臺,首先需要對碳管器件建立完整準確的電學模型,然后根據應用需求開發工藝設計工具包(PDK),最后兼容適配于商用的EDA 工具如Cadence EDA.然而,由于碳基器件的工藝在一直被優化,其器件物理也在不斷被修正深入,目前難以得到一個標準化的工藝流程和器件結構,也就難以建立準確的器件模型和PDK.此外,發展碳基三維集成電路還需要開發出包含層間隔離及通孔工藝描述的3D PDK以及三維電路設計規則,這為碳基EDA 工具開發提出了新的要求.最后,碳納米管器件具備高速低功耗的潛力,如果要保持甚至放大這一能效優勢,可能需要在電路和系統設計上采用新的架構如TPU 架構,使用設計工藝協同優化(DTCO)的方法制造電路.

在碳基電子標準化平臺方面,主要包括標準化的材料制備和表征平臺、標準化的工藝制造平臺和標準化的器件電路測試平臺.碳納米管的材料制備需要標準化的表征方法,即以合適的測量方法、測量儀器和數值參考范圍來表征碳納米管材料的不同指標.這些指標既包括精度在10—9(part-perbillion)級別的半導體性或金屬性純度,還包括碳管密度、管徑和長度分布、取向分布、晶格缺陷和排列缺陷密度、金屬離子含量、表面聚合物含量以及其他影響器件和工藝的指標.碳納米管的制造工藝需要標準化,即使用嚴格的半導體產業標準工藝,在標準的超凈廠房內,批量進行大面積晶圓的加工.標準化的器件電路測試平臺則有助于加快工藝迭代、提高器件可靠性、探索碳基電路的工藝設計規則.只有完成包括以上環節的制造全流程的標準化,碳基電子技術才能真正步入產業化階段.

6 總結與未來展望

歷經20 余年發展,碳納米管已然成為后摩爾時代中最具潛力、最受關注的新型半導體材料,碳基電子技術也顯現出了其延續、擴展乃至超越摩爾定律的突出技術價值.在諸多碳基電子技術的基礎性問題中,學界已經取得了根本性突破,如理想碳納米管陣列材料的成功制備、無摻雜CMOS 技術的發明等.基于這些材料上和器件工藝上的進步,碳基電子技術還在多個應用領域中展示了其優勢與特色,如高性能低功耗的碳基數字電路、高速碳基射頻器件、超靈敏碳基傳感平臺和高能效多功能的碳基三維集成系統等.這些進展說明:碳基電子技術的產業化從原理上看已經沒有不可逾越的阻礙,從技術上看有著充分的商業價值.當然,想要真正將碳基電子技術從學術界引入產業界和商業界,還需要對材料、器件結構和集成工藝做進一步優化,如提高金半接觸穩定性、降低接觸電阻及柵介質界面態、抑制器件雙極性等.綜合來看,碳基電子技術的原理性優勢凸顯、工程性挑戰與產業化挑戰并存,需要加強產學研合作并借鑒成熟的硅基半導體經驗,從而發展其標準化的材料制備、器件加工、電路設計和表征測試平臺.

在目前全球芯片行業商業熱情高漲,但硅基技術發展卻進入瓶頸期的大背景下,碳基電子技術為半導體領域提供了一個應對后摩爾時代挑戰的可行技術方案,更是為我國提供了一次“換道超車”的機遇.結合碳基電子技術目前的發展態勢,其很有可能在短期內實現碳基傳感技術等高性能、中集成度的應用,在中長期實現碳基射頻電子、特種芯片等高性能高集成度的應用,在完成足夠的技術積淀以及產業迭代后實現技術復雜度最高、商業價值最大的超大規模碳基數字集成電路.