EDA 設計中的等長不等時研究

耶 菲

（中航工業西安航空計算技術研究所，陜西 西安 710068）

引言

在印制板設計中，等長是一個很常見也很成熟的環節，在印制板設計軟件的等長約束器中可以設計各種等長規則，如一組線的長差不超過X，一組線中以A 線為基準±長度偏差，或是以A+n mil 為基準偏差。但是等長線的本質就是要保證信號的同時到達，什么又是同時到達呢？有些廠家會推薦一組信號線誤差控制在若干ps 內，而另一些廠家會給出控制在若干mil 以內，既為等長。給出時間的EDA 設計人員需要換算長度信息落實在印制板設計中，而給出長度信息的，EDA 設計人員可以直接使用在印制板的規則設計中。以DDR3 為例，數據手冊中推薦DDR3 的一組數據線長差在100 mil 內就不會影響其時序，可以算作等長，可是是否在印制板當中保證了長差在約束范圍內就一定可以保證信號可以同時到達呢？又有哪些情況會在EDA 設計的等長線中影響到時延？一般來說是這樣的，保證了長差就可以保證信號的同時到達，但是有一些特殊情況例外，這與EDA 設計者使用的軟件以及印制板的結構有關，這里就簡述其中的幾種情況。

1 帶狀線和微帶線

印制板當中信號的速度與印制板中傳輸線的結構有關，帶狀線和微帶線為圖1 所示。對于信號的傳輸速度不一致，所以對于同樣長度的帶狀線和微帶線對于信號的延時不同。

圖1 帶狀線與微帶線

信號在帶狀線中的速率為[1]：

式中：ε0為自由空間介電常數，取8.89×10-12F/m；εr為材料的相對介電常數，FR4 帶狀線取值約為4，微帶線取值1～4 之間；μ0為自由空間的磁導率，值為4π×10-7H/m；μr為材料的相對磁導率，取1。計算得出帶狀線中的傳輸速率約為6 in/ns 或是170 ps/in，微帶線約為7 in/ns 或是140 ps/in。

這就導致兩條長度相等的傳輸線A 和B 線長度都為5 in 的條件下，如果A走在表層，B走在中間層，則其時延差=（160 ps-140 ps）×5=100 ps，如果長度更長則時差更大。

而現在采用更多的是混合設計，就是傳輸線從器件管腳經過一段微帶線到中間層走一段帶狀線，然后再回到表層通過一段微帶線到達另一個器件，就是微帶線-帶狀線-微帶線的結構。由上面的計算可以看出如果物理等長過的兩條線，其微帶線和帶狀線的占比不一致也會導致時延不一致。

這會不會為設計帶來很大的風險呢？以一般設計為例，在一般的DDR 走線中如果遇到表層無法直接扇出，而需要在表層走一段線后在扇出的，一般這個長度不會超過200 mil，則它與其他正常扇出的同組線之間的時延差=（160 ps-140 ps）×0.2 in=4 ps。

這對于組信號的影響非常小。以DDR2 為例，一個DQ 組內時差在17 ps 內都滿足是需要求[2]，所以只要不是極端情況將一組數據線中的一條或幾條線完全走在表層就不會有太大的問題。而對于等長要求更為嚴格的差分線來說，由于要求同層所以不會存在此類設計問題。

2 過孔長度的影響

嚴格來說這類應該屬于不等長的情況，因為此類情況軟件中顯示等長可是實際情況長度不相等。因為一些軟件不會將過孔長度計入到傳輸線長度中。現在一些新版本的軟件，修復了這些問題。如圖2 所示。

圖2 過孔長差

以2 mm，16 層的印制板中的2 條線為例，都從top 到bottom。A 線top-bottom-top-bottom；B 線top-bottom。其中每一個“-”代表一個換層過孔，因為板厚2 mm 由top 到bottom 則過孔長度為2 mm。

如果AB 兩條走線在設計及軟件中等長，則因為其沒有算入過孔長度其真實長差為兩個過孔的長度。

真實長差=2 mm×2=4 mm=160 mil，在印制板設計中這樣的長差是一個無法被忽視的存在，可能會導致一組信號的時序問題。

在以另外兩條線為例，板厚2 mm 16 層，A 線top-3-top；B 線top-14-top。

在印制板設計中，如果同一層無法走下A、B 兩條線，將A、B 兩條線分別走在不同的信號層是非常常見的情況。以1-3 層過孔長度0.2 mm計算，由于印制板多為對稱性，1-14 層過孔長度為2 mm-0.2 mm=1.8 mm 其過孔帶來的長差。

A 線過孔長度=0.2 mm×2=0.4 mm。B 線過孔長度=1.8 mm×2=3.6 mm。AB現在軟件中等長，其實際長差=3.2 mm=128 mil。

這也會為信號帶來不小的影響，這樣的長度不應當被忽視。所以在實際設計中，應避免同類傳輸線過孔數量不一致的情況，對于要求比較高的同組線，盡量同層，這不光使一組線的傳輸環境相同，也會避免此類因過孔導致的長差問題。而在一些新的設計軟件中已經將VIA 的長度考慮在等長長度中，這需要在設計時將印制板的疊層信息設置在軟件中。如果不能正確地設置疊層結構也會導致軟件的計算有所偏差。

3 過孔時延的影響

由于過孔結構與帶狀線和微帶線結構的不一致，導致信號在過孔中的速度與在帶狀線和微帶線中的速度也不一致。

信號在微帶線中的速率約為170 ps/in；信號在過孔中的速率約為360 ps/in。仍以上節兩條信號線A、B 為例：A 線top-3-top；B 線top-14-top。

過孔長度。A 線過孔長度=0.2 mm×2=0.4 mm；B 線過孔長度=1.8 mm×2=3.6 mm。

其過孔長差為3.2 mm，延時差為24 ps。這樣量級的時延將可能對如DDR3 的數據線帶來影響，不應被忽略[3]。

所以即便是使用手工計算或是使用軟件將過孔的長度計算在傳輸線長度內，對于要求精確等長的一些信號線，同組盡量走同層避免由于過孔長度帶來的時延導致信號完整性問題。

4 芯片封裝內時延

嚴格來說芯片內延時也不屬于不等長的情況，因為我們單獨討論PCB 走線時是不等長的，但是從整個鏈路上來說，我們要保持信號路徑的整體長度相等。

信號的整個路徑=印制板走線+焊盤、管腳長度+芯片內走線。同一組信號在PCB 走線長度完全一致的情況下如果焊盤、管腳長度或是芯片內部走線長度不一致也會引發信號無法同時到達芯片DIE，導致同一組信號的時序混亂。這時PCB 在設計等長時應當考慮補償印制板焊盤、管腳長度和芯片內部走線長度的不一致。

一般來說芯片內部的pin delay 會以表格的方式由廠家提供給設計師，單位為ps。設計師將延時轉換為PCB 長度信息，并補償在PCB 的設計中[4]。如圖3 為在EDA 設計軟件中設計pin delay 補償。

圖3 設置pin delay 補償

還有一種為管腳長度不一致，這種一般出現在連接器中，如下頁圖4，圖中B 和D 管腳長度不一致，則在有等長要求的信號使用此類連接器時應根據管腳、焊盤長差在PCB 走線時作出補償[5]。

圖4 連接器管腳長差

此類PIN DELAY 由于不是在印制板當中，所以信號在管腳以及芯片內部的傳播速度很可能不一致，這就是芯片廠家一般會以ps 為單位來描述pin delay 以確保時序完整。

5 玻纖效應

印制板當中信號的速度與印制板中傳輸線所參考的介質的介電常數有關。FR4 的具體材料為環氧玻璃布纖維，從微觀角度上來說，玻璃纖維和樹脂的介電常數不一致，這會導致走在玻璃纖維上的傳輸線延時與走在樹脂上的傳輸線延時不一致。

以極端情況為例：A、B 兩條線，A 線完全參考玻璃纖維，B 線完全參考樹脂，玻璃纖維的εr值為6，樹脂材料的εr值為3～4，取3.5。A 線信號速率4.8 in/ns；B 線信號速率6.4 in/ns。

以兩條都長度為1in 的A 線和B 線來說：A 線時延200 ps/in；B 線時延150 ps/in。

如果這兩條線剛好分別是一對差分線的正和負，這樣的時差為50 ps，對于速率高于若干差分線的信號質量都會產生毀滅性打擊。其實玻纖效應對差分線的影響不僅于時延，兩條線的阻抗和衰減都不一致，會帶來很多差模干擾，但本文僅針對時延進行討論。

為了避免此類問題的發生，可以考慮選用玻璃纖維更加致密的板材，或選擇玻璃纖維布質地更加均勻的板材，從源頭上減小此類問題的發生。或使用有斜率斜走線，減少使用0°和90°走線，（inter 有推薦采用斜10°走線）使一對差分中的兩條線交替參考玻璃纖維以及樹脂，以減小極端情況的發生。是否可以在生產印制板中采用帶角度下料的方式，使印制板中現有設計的0°和90°走線不至于單獨參考玻璃纖維或是樹脂材料，而是交替參考已解決此類問題的發生。

6 結論

印制板中等長的目的在于保證并行信號的時序及信號完整性。本文僅從印制板的結構、材料、器件和設計軟件等方面列舉了一些等長不等時的問題，其實還有其他原因帶來的等長不等時。以上列舉的等長不等時的問題，如果出現在印制板中即便是等長仍然會產生時序及信號完整性問題。如果可以的話盡量從設計上避免此類不一致，如果無法避免應評估其帶來的影響，或是通過計算補償其帶來的時延差。