一種非對稱欠壓鎖定電路設計

張 媛 ,汪西虎 ,商世廣 ,董振斌

(1.西安郵電大學 電子工程學院,陜西 西安 710121;2.上海電子線路智能保護工程技術研究中心,上海 201202;3.上海維安電子有限公司,上海 201202)

隨著人們生活水平的不斷提升,對高性能便攜式電子設備的需求逐漸增加,這些便攜式電子設備需要電源管理芯片具有更高的效率和可靠性,進而在提高設備性能的同時延長其使用壽命[1-2]。若芯片工作在非正常電壓下,會損壞芯片,導致芯片的可靠性降低以及使用壽命減短,因此需要對電源電壓進行實時監控[3]。芯片在上電啟動時,電源電壓通過等效電阻對電容進行充電。隨著電源電壓逐漸增加,達到芯片系統的工作電壓時,芯片開始工作[4]。在芯片開始工作前,由于瞬態電流過大,相當于給電源電壓帶了一個負載,將電源電壓拉低至工作電壓以下,這樣操作容易導致芯片在工作電壓附近頻繁地開啟、關斷。為了避免這類振蕩情況的發生,對電源電壓進行實施監控,引入欠壓鎖定(UVLO)電路實現對電源電壓的監控以及芯片系統的保護[5-7],并且在電路中加入產生滯回電壓的結構,避免因電壓波動引起輸出信號的異常翻轉造成芯片損壞,進而使電源電壓具備較高的可靠性。在實際設計中,一般為了提升響應速度,輸出級的偏置電流較大,會導致電路功耗很高[8]。

Hiremath 等[5]采用帶隙結構UVLO 實現了較低的電路復雜度。Chatterjee 等[8]采用比較器結構實現了超低功耗200 pA,但此結構僅針對超低功耗電源管理芯片。Cho 等[9]采用比較器結構,實現了較低的功耗。

針對上述問題,本文提出了一種低溫漂、低功耗的UVLO 電路,其特征是閾值具有滯后性,溫漂較小,并且采用0.18 μm BCD 工藝實現。本設計通過兩級電壓比較器的非對稱性產生滯回電壓,相較于帶隙結構的欠壓鎖定電路,具有更低溫漂、更低功耗的優點,滿足電荷泵IC 的設計需求。

1 帶隙結構UVLO

在電源管理系統中,UVLO 結構是芯片系統中的重要組成部分[9-10]。當電源管理系統打開時,電源電壓從零電位開始增加。當電源電壓達到特定值即上門限閾值電壓(VIH)時,欠壓鎖定電路就會輸出信號,芯片中其他模塊開始工作。若缺少UVLO 電路,某些模塊可能會在電源電壓供電不足的情況下工作,導致電路故障或損壞[11]。因此,欠壓鎖定電路能夠監測電源電壓,確保為芯片內部各個模塊提供正常的工作電壓。

圖1 展示了常規的帶隙結構UVLO 電路,基準電壓由兩個雙極性晶體管結構產生,它的基極電流由電壓采樣電路提供[12]。MOS 管M2、M3 為其提供有源負載,M1～M6 構成電流鏡;M7、R3～R5為電壓采樣電路;施密特觸發器以及反相器對比較器輸出波形進行整形以及緩沖[13]。其中Q1和Q2的發射極面積之比為m∶1,則

圖1 帶隙結構欠壓鎖定電路Fig.1 UVLO circuit with band gap structure

流經R2的電流為:

式中:VTlnm是兩個工作在不同電流密度下的雙極晶體管的基極-發射極電壓的差值。

基準電壓的表達式為[14]:

式中:VBE2是負溫度系數電壓;VT=kT/q,為正溫度系數電壓。二者相加之后,通過調整R1、R2的電阻比例產生一個零溫度系數的基準電壓[15]。

在電阻R1、R2的作用下,Q1和Q2的共射放大器的跨導分別為:

由式(4)和(5)可知:

通常gm2R2>>1,則Gm2>Gm1,因此Q1的集電極電流隨采樣電壓的變化小于Q2的集電極電流的變化。帶隙結構UVLO 是利用兩個電流的變化快慢進行比較。

當電源電壓VinGm1,IC1>IC2(其中IC1和IC2分別為Q1和Q2的集電極電流),通過電流鏡將兩路電流鏡像給M4、M6,二者進行電流比較,使得M6進入三極管區,UVLO 電路的輸出為低電平,芯片中的其他模塊被關斷。當基極電壓發生變化時,單個三極管的電流增益大于與電阻串聯三極管的電流增益。隨著電源電壓的增大,當輸入電壓Vin>VIH時,Gm2>Gm1,IC1

上門限閾值電壓為:

下門限閾值電壓為:

式中:VREF為基準電壓。根據電阻值的不同,可以通過調整上、下門限電壓改變滯回電壓。

帶隙結構UVLO 電路利用IC1和IC2的變化快慢進行比較,通過改變電源電壓在上電和掉電過程中電阻的分壓比例產生滯回電壓。當三極管的放大系數不夠大時,門限閾值電壓會偏離理想值;在溫度及寄生參數的影響下,因比較器的遲滯產生漂移會導致門限閾值電壓發生漂移,從而影響對電源電壓的監控。

2 電路設計

針對帶隙結構UVLO 電路的缺點,本文提出了一種利用差分放大器的非對稱性產生滯回電壓的UVLO電路,如圖2 所示。該電路包含了偏置電路、遲滯電路、電壓比較器電路、輸出緩沖器及防止誤翻轉電路。

圖2 非對稱欠壓鎖定電路Fig.2 Asymmetric UVLO circuit

Ibias是由帶隙基準模塊提供的偏置電流,經過M2與M4、M3 與M9、M3 與M12 三組電流鏡結構,為差分放大器及共源級放大器提供尾電流。電壓比較器的一個輸入端是帶隙基準模塊提供的與溫度無關的基準電壓VREF,另一個輸入端是對電源電壓經電阻分壓所得的采樣信號Vsense。M7～M13 為兩級比較器,M5、M6 為UVLO 輸出為高電平時引入的一路非對稱電流,通過兩邊的非對稱性產生滯回電壓。為提高電壓比較精度,使用兩級比較器來提高增益,第一級為電壓比較器,第二級為共源級放大器。輸出緩沖器對輸出的波形進行整形以及緩沖,提高電路的驅動能力。遲滯電路避免電源電壓在閾值電壓附近振蕩,提高系統的穩定性。防止誤翻轉電路通過對電容C 進行充電,減小電源電壓的尖峰脈沖對輸出的影響。

該電路直接將電源電壓的采樣電壓作為M10 的柵極電壓,采用比較電流的方式來判斷電源電壓是否處在正常工作范圍。接通電源時,Vin逐漸升高,電路中I1通過M8 和M11 的電流鏡,將I1鏡像給I3,由于M8和M11 的管子參數是一致的,根據電流鏡同比例鏡像關系,得I1=I3,將I3與I2進行比較。因為差分輸入對管是P 管,根據飽和區漏電流公式得出,柵端電壓高的其電流小,所以得出I3I2,比較器輸出端B 點發生翻轉,變為高電平,最終UVLO_H 輸出為高電平,M6 管導通,整個芯片系統開始正常工作。發生翻轉的這一點電源電壓稱之為上門限閾值電壓VIH。電源電壓降低時的原理同理。

當電源電壓正常即Vsense>VREF時,M7 的電流小于M10 的電流,此時比較器輸出端B 點為高電平,經過邏輯變換UVLO_H 輸出高電平,控制其他模塊正常工作。此時D 點與UVLO_H 電位相同并反饋回到M6,將其導通,電路中新加了流經M5 的支路電流,此時電路中包含兩路電流,產生了非對稱電流。所以當Vin下降的時候,需要降低到更低的電壓才能發生輸出跳變,這一點電壓稱之為下門限閾值電壓VIL。通過改變M5 的寬長比可以調整遲滯電壓。

當電源電壓下降時,Vsense逐漸接近VREF,直到Vsense

當M5、M6 未導通時,M10 上的電流Ia為:

當UVLO_ H 發生翻轉,M5、M6 導通后,M10上的電流Ib為:

且2Ia=Ib,可得:

3 結果與討論

本設計基于0.18 μm BCD 工藝,利用仿真平臺對UVLO 電路進行仿真分析。UVLO 電路在tt 工藝角下對電源電壓進行直流掃描的仿真結果如圖3 所示。電路有良好的滯回電壓曲線,滯回電壓為0.19 V。

圖3 25 ℃滯回電壓仿真結果Fig.3 Simulation results of hysteresis voltage at 25 ℃

UVLO 電路在不同工藝角下滯回電壓的仿真結果如圖4 所示。在各工藝角的極端條件下對其仿真,結果表明滯回電壓變化量為0.01 V,仿真結果證明了UVLO 的可行性與可靠性。

圖4 不同工藝角下滯回電壓仿真結果Fig.4 Simulation results of hysteresis voltage at different process corners

欠壓鎖定電路的瞬態特性如圖5 所示。結果表明:當欠壓鎖定電路模塊電源電壓Vin=2.2 V 時,電路關閉,其他電路正常工作;當欠壓鎖定模塊在Vin=2.01 V時,電路打開,其他電路關斷;滯回電壓為0.19 V。

圖5 欠壓鎖定電路瞬態特性Fig.5 Transient characteristics of the UVLO circuit

滯回電壓隨著溫度的變化如圖6 所示。結果表明,在T=25 ℃時,VIH=2.2 V,VIL=2.01 V,滯回電壓為0.19 V。當溫度在-55～+125 ℃范圍內變化時,上門限電壓的最大偏移只有0.01 V,滯回電壓最大偏移為0.07 V,減小了滯回電壓的溫漂。本設計消除了帶隙結構UVLO 受雙極型晶體管參數影響導致隨溫度偏移過大的情況。

圖6 滯回電壓溫漂特性Fig.6 Temperature characteristic of hysteresis voltage

輸入電壓在3 V 時輸入電流的變化如圖7 所示。當輸入電壓為3 V 時,輸出電流為3.18 μA,此時電路的功耗為9.54 μW。輸入電壓的工作范圍為2.5～4.8 V 時,最大功耗為15.84 μW,可以通過改變M4、M11、M16 的寬長比,降低功耗至所需指標。可根據芯片系統的具體要求調節所需要的功耗指標。全工藝角下,在輸入電壓為3 V 時,室溫下輸入電流的變化如圖8 所示,最大輸入電流為4.0 μA,功耗為12 μW。

圖7 輸入電壓在3 V 時輸入電流的變化Fig.7 Change of input current when the input voltage is 3 V

圖8 不同工藝角下輸入電流的變化Fig.8 Change of input current with different process corners

欠壓鎖定電路的版圖布局如圖9 所示。占據面積約為87 μm×81 μm,金屬M1～M3 用于布線。

圖9 欠壓鎖定電路版圖(87 μm×81 μm)Fig.9 Layout of the UVLO circuit(87 μm×81 μm)

該電路在結構、性能參數以及工藝上與同類文獻的對比分析情況見表1,分析表明本文提出的欠壓鎖定電路結構在VIH的穩定性、溫漂、功耗等方面都有所改善。本設計與文獻[8,13]相比溫漂更小;與文獻[9]在相同輸入電壓下相比功耗更小;與文獻[5]在相同工藝下相比其版圖面積更小,電路結構更簡單。

表1 與同類文獻結果對比Tab.1 Comparison with similar literature results

4 結論

本文結合電荷泵IC 的設計要求,設計出具有高集成度和低溫漂特性的欠壓鎖定電路。基于0.18 μm BCD 工藝,電路設計滿足要求。本文詳細描述了電路原理,并通過仿真驗證了電路的功能。該電路結構簡單、易于分析,借助差分放大器的非對稱性實現遲滯,結果為:上門限閾值電壓為2.2 V,下門限閾值電壓為2.01 V,滯回電壓為0.19 V,在-55～+125 ℃以內,VIH溫漂為0.01 V。芯片工作電壓范圍在2.5～4.8 V,靜態電流在電源電壓為3 V 時約為3.18 μA,功耗約為9.54 μW。綜上所述,該電路可以輸出欠壓邏輯信號,具有良好的低溫漂特性和遲滯功能以及低功耗,已成功應用于一款雙通道電荷泵芯片當中。