基于微調和斬波調制的多路低輸出帶隙基準源

趙嬋君，趙宏亮，趙建中

（1.遼寧大學物理學院，遼寧沈陽 110031；2.中國科學院微電子研究所智能感知中心，北京 100029）

帶隙基準是集成電路設計中很重要的一個部分，它為電路提供基準電壓，對電路性能有顯著的影響[1]，并廣泛應用于ADC、DAC、運放中，電路中的功耗、電源抑制比、開環增益和溫度等特性都與它有直接關系，但隨著晶體管越來越高的集成度，使電源電壓在不斷減小，工藝偏差及晶體管的不匹配帶來的誤差對帶隙基準的精度影響很大[2]。為減小這一失調電壓，一般采用大尺寸器件的運放并選擇叉指結構的版圖布局來減小失調或通過特殊的電路結構來抑制[3]。

該文設計了一款采用微調技術[4]和斬波技術[5-6]實現的高精度低輸出帶隙基準源。微調技術可以補償電阻和三極管失配導致的PTAT 電壓誤差；斬波技術是利用調制和解調，將低頻失調電壓調制到斬波頻率處，而有用信號經過調制后又解調到低頻處，然后通過低通濾波器將高頻處的頻率成分濾除掉，達到降低失調電壓的效果[7-8]。

1 誤差及原理分析

帶隙電壓源的零溫度系數的基準為：

但帶隙基準中運算放大器的晶體管的不匹配性會影響輸出電壓，產生誤差。這種影響被量化為VBE1-VOS≈VBE2+R3IC2（如果A1 很大）和VOUT=VBE2+(R3+R2)IC2。

VOS被放大了倍，在VOUT中引入了誤差，且VOUT本身受溫度影響，因此提高了輸出電壓的溫度系數。所以，可通過減小運放的失調電壓來提高帶隙的精度[9]。

斬波穩壓放大器是A/D 轉換器的一部分，它不受調制器輸入處低頻噪聲的影響。自70 年代以來，為了減少MOS 放大器的偏置電壓的影響，采用斬波穩定放大器實現了比較器。一個典型的應用實例是測量加速度和壓力的電容式傳感器。利用斬波穩定器消除了偏移量、1/f噪聲和開關電荷注入的影響，可以實現高分辨率和低漂移。

一般來說，斬波穩定放大器是低噪聲連續時間放大器，用于放大直流和甚低頻信號，主要用于儀器儀表的應用，如生物醫學電子和光電子。通常設計目標是達到微電壓水平的偏置和噪聲，帶寬限制在幾百赫茲，同時保持功耗在100 W 以下。因此該設計主要采用斬波技術和微調技術來提高帶隙基準源的精度。

斬波技術使用交流載波對輸入信號進行幅度調制，原理如圖1（a）所示[10]。斬波穩定放大器將輸入信號乘以一個方波，使帶限輸入頻譜在斬波頻率及其倍數周圍移動[11]。該操作將信號從偏移量和1/f噪聲中分離，輸入譜如圖1(b)所示，截斷和添加失調電壓VOS和1/f噪聲vf(t)的vn(t)等，得到了圖1(c)的頻譜。經過第二個調制器后，頻譜變成圖1(d)。低通濾波器可以降低偏移量的振幅和1/f貢獻[12]。

圖1 斬波電路原理圖與調制頻譜圖

該方法已通過測試1/f噪聲進行模擬，其頻譜如圖2(a)所示。經過spur 調制后的輸出頻譜如圖2(b)所示，一階低通濾波器經過fch/10 處的頻譜如圖2(c)所示。

圖2 1/f噪聲的頻譜圖

微調（trimming）也就是細調某個元件的值。因為帶隙基準源的輸出電壓的絕對精度是電路中的一個重要指標，但是由于電路中工藝、溫度等難以控制的因素，一般很難保證精確的電阻值，所以常常需要微調帶隙基準源中的電阻值，以提高基準電壓的精度。

2 帶斬波調制及微調技術的多路低輸出帶隙基準源設計

該文設計的斬波電路由4 個傳輸門開關組成，它們在相位相差180°的兩個時鐘信號控制下，輪換打開與關閉，動態補償失調引起的誤差，提高了帶隙的精度。設計的帶隙基準如圖3 所示，clkp 和clkn 是兩個互為反相的方波時鐘信號，開關管M1～M16 組成斬波電路，R1～R4和M1 組成一個RC低通濾波器。第一個斬波電路放在運算放大器輸入對管的柵極，來調制輸入信號[13]。在占空比為50%的時鐘周期信號的控制下，前半個周期內，clkp 為低，clkn 為高，v1in 輸入信號為inn，v2in 輸入信號為inp；在后半個周期內，clkp 為低，clkn 為高，輸入對將進行切換。第二個斬波電路放在運算放大器的負載電流鏡CNA和CNB 的源 端。當clkp 為低、clkn 為 高 時，v1 接vp信號，v2 接vn 信號；當clkp 為高、clkn 為低時，v1 接vn 信號，v2 接vp 信號，實現了動態切換電流鏡MOS管，消除了電流鏡的噪聲和失調，并對已經調制的信號進行了解調，隨后輸出端的濾波器將調制到的斬波頻率的紋波濾掉，以提高輸出電壓的精度，同時由于MOS 管的溝道調制效應會導致帶隙對電源明顯的依賴性，帶隙的核心電路還采用了Cascode 結構，利用了Cascode 對電源的屏蔽特性。

圖3 運用微調和斬波技術的帶隙基準

在數?；旌想娐分?，除了基本的帶隙基準電壓外，還需要低于基本的帶隙基準電壓的其他電壓值，因此高精度多輸出帶隙基準電路變得很重要，并被廣泛應用。該設計通過串聯電阻在輸出端處實現了多路輸出，這種多路輸出電路結構比較容易實現，產生了8 種電壓值依次降低的基準電壓：400 mV、250 mV、200 mV、150 mV、115 mV、100 mV、75 mV、50 mV，滿足了不同模塊對各種基準電壓的需求。同時還通過trim 對電阻值進行微調，進一步提高輸出電壓的精度，如圖3 虛線橢圓框所示，其由R5～R7組成，電阻值比為4∶2∶1，通過3 個信號控制不同權重的電阻，形成8 個trim 檔。

3 仿真結果分析與比較

基于SMIC 40 nm CMOS 工藝，通過Cadence 公司的Spectre 仿真工具對該設計進行了仿真分析。

帶斬波帶隙基準源的輸出電壓的溫度特性曲線如圖4 所示，由圖4 數據可計算得，當電源電壓為2.5 V、溫度范圍為-40～125 °C 時，未加斬波的帶隙基準的輸出電壓溫度系數為50.12 ppm；而加了頻率為2 MHz 的斬波后，帶隙基準的輸出電壓溫度系數為10.45 ppm。

圖4 帶斬波帶隙基準源的輸出電壓的溫度特性曲線

常溫時，在TT corner 下，對基準電壓隨電源電壓變化情況進行仿真，如圖5所示，由圖5數據可知，在電源電壓為1.2～3.6 V 范圍內，對整體電路進行了PSRR仿真，在低頻段，PSRR 高達76.3 dB，性能比較穩定。

圖5 輸出電壓隨電源電壓變化仿真圖

當給輸入對管和負載管分別加入±2%的誤差時，對室溫下的輸出電壓進行仿真，并與未加斬波的普通帶隙的輸出電壓進行對比，如圖6 所示，結果表明，普通帶隙基準由于失調電壓引起的最大誤差達到25.23 mV，而加斬波調制的帶隙基準由于失調電壓引起的最大誤差達到0.29 mV，相對精度提高了88 倍。

圖6 加斬波的普通帶隙與未加斬波的普通帶隙的輸出電壓值對比

表1 為不 同corner 下，加trim 與未加trim 的基準電壓值比較結果。仿真數據顯示未加trim 的帶隙基準源由于工藝等因素引起的最大誤差達到8.56 mV，而加trim 的帶隙基準源由于工藝等因素引起的最大誤差達到1.53 mV，相對精度提高了5 倍。

表1 加trim與未加trim的基準電壓值比較結果

該設計與其他設計的對比如表2 所示。該設計基于SMIC 40 nm CMOS 工藝在工作電壓為2.5 V 的條件下，可以實現0.05～0.4 V 的多路低輸出電壓，加斬波的誤差僅有±0.38%，溫度系數為10.45 ppm，均優于其他設計。

表2 該設計與其他設計對比

4 結論

該文基于SMIC 40 nm CMOS 工藝設計了一款采用斬波調制和微調技術的多路低輸出帶隙基準源，有效地提高了輸出電壓的精度，大幅降低了其溫度系數。在加入頻率為2 MHz 的斬波后，帶隙基準輸出電壓的溫度系數達到10.45 ppm，與傳統帶隙基準相比，加入斬波后的輸出電壓精度提高了88 倍，且經過微調技術，精度又提高了5 倍。該電路實現的多路輸出電壓可應用于對各種基準電壓的需求。