一種抗單粒子效應的加固技術研究

齊賀飛?王磊?王鑫?王紹權?張夢月

摘? 要：針對數字波控電路在星載控制電路應用中存在的單粒子翻轉效應問題，提出了一種基于DICE單元的雙穩態D觸發器設計改進，設計了一種能夠抵御眾多類型單粒子翻轉效應的D觸發器，并基于該D觸發器，結合電路級單粒子加固技術設計了一款串并轉換芯片。測試表明，采用改進D觸發器結構的波控芯片能夠抵御至少80 MeV的單粒子效應事件。芯片峰值功耗不大于10 mA，寫入速率不低于10 MHz，功耗為1 mW/MHz。

關鍵詞：單粒子效應;抗輻照;三模冗余

中圖分類號：TN79? ? ? ? ? ?文獻標識碼：A文章編號：2096-4706（2022）06-0041-05

Research on a Strengthening Technique against Single Event Effect

QI Hefei， WANG Lei， WANG Xin， WANG Shaoquan， ZHANG Mengyue

（The 13th Research Institute of China Electronics Technology Group Corporation， Shijiazhuang? 050051， China）

Abstract： In view of the problem of single particle flip effect， which exits in the digital wave control circuit in load control circuit application， this paper puts forward a bistable D trigger design improvement based on DICE unit， designs a D trigger which can resist many types of single particle flip effect. And based on the D trigger， combined with circuit level single particle reinforcement technology， it designs a string and conversion chip. Tests show that a wave-control chip with an improved D-trigger structure can resist the Single Event Effect events of 80 MeV at least. The peak power consumption of the chip is not more than 10 mA， the write rate is not less than 10 MHz， and the power consumption is 1 mW/MHz.

Keywords： Single Event Effect （SEE）; Radiation resistance; Triple Modular Redundancy

0? 引? 言

地球周圍存在著大量的高能粒子射線，主要分為三大類高能粒子輻射源：銀河宇宙射線、太陽宇宙射線以及地球輻射帶。輻射會導致衛星上的器件短暫失效或者永久失效。輻照效應按照產生的機理不同可以分為四類：輻照總劑量效應TID、輻照單粒子效應、位移損傷效應、瞬間電離輻射效應。根據美國的地球物理數據中心對39顆同步衛星的數據統計顯示，由于種種因素導致出現的運行故障次數達到1 589次，當中因為輻射而導致的運行故障次數占到71%，共計1 129次，在這其中的55%是由于發生單粒子效應而導致的運行故障。由此可知，輻照單粒子效應是抗輻照設計的重要研究內容[1]。

當前，常用的抗單粒子輻照加固技術主要包括以下三種。第一，工藝器件級加固;第二，電路設計級加固;第三，系統封裝級加固[2]。其中工藝加固和系統加固的方案已經比較明確且創新性技術并不多見。現在的抗輻照加固技術多從電路設計角度進行考慮。抗輻照電路設計加固的方法有三模冗余、雙穩態D觸發器結構等。但是三模冗余技術的最大缺點是錯誤累積效應，而基于普通DICE結構的雙穩態D觸發器也是有限度的降低單粒子翻轉發生的概率。本文從電路設計級加固角度，對上述兩種加固技術進行升級，提出一種新型的抗單粒子加固D觸發器的拓撲和電路實現方法，并且應用于一款星載串并轉換芯片設計中。

1? 單粒子效應

單粒子效應按照器件失效現象又分為單粒子瞬態、單粒子翻轉、單粒子中斷、單粒子閂鎖，效應分類與現象描述如表1所示。單粒子燒毀、單粒子柵穿[3]。然而以上多種現象產生的本質是一致的——單粒子效應。

單粒子效應是指半導體器件在受到高能粒子輻射后，會在其入射軌跡上發生電離反應并產生大量的電子/空穴對（沉積電荷），而這些沉積的電荷也會在軌跡上聚集并形成“漏斗”區域，這也被稱之為漏斗效應[4]。其主要電荷收集機制為漂移、擴散和復合，如圖1所示。一旦被器件的電極等敏感區域收集后就會形成電勢、電流擾動，造成數據電位的瞬時性或永久性故障。

CMOS器件的單粒子閂鎖效應是由于CMOS器件存在固有的PNPN結構，該結構構成了寄生的可控硅SCR。正常情況下，寄生的可控硅處于關斷狀態。單粒子入射可以觸發其導通，會在p-n界面產生電流，由于是正反饋的電路結構，Rp上電流增加，Qn導通，形成正反饋，SCR電流會急劇增大，導致器件燒毀[5]。寄生的PNPN結構如圖2所示。EFB272EF-8775-48AC-B89E-80E4BBE9551B

2? 抗單粒子瞬態加固方案比較

2.1? 傳統的抗單粒子瞬態加固方案

傳統的DICE結構D觸發器的主要結構如圖3所示。對DICE結構進行原理分析。Q1和Q3是同相邏輯信號，Q2和Q4是反向邏輯信號，對于Q1、Q2、Q3、Q4中任意一個輸入信號發生反轉，均不會改變DICE結構存儲結果[6]。

傳統結構DICE結構觸發器的主要存在2點缺點。第一，不能避免從CLK端引入的單粒子脈沖影響。第二，不能避免觸發器輸出節點受單粒子轟擊導致單粒子瞬態脈沖的發生。

2.2? 改進的抗單粒子瞬態加固方案

在此基礎上，做如下修改，輸入端D和DN分別改為D、DN、DP、DNN輸入，輸入端和存儲節點分別加入傳輸門，如圖4所示。

輸入端傳輸門的作用是對于存儲節點Q1、Q2、Q3、Q4，保證任意時刻只有前級驅動或者本級互鎖驅動有效。CLK輸入端傳入延時電路，配合傳輸門，可以屏蔽CLK通路上的前級SET短脈沖。

末級輸出采用MULLER-C電路，將Q5、Q7驅動的輸出與Q6、Q8驅動的輸出直連。因此無論存儲節點是否受單粒子轟擊都不影響末級輸出結果，如表2所示。

3? 基于加固方案的波控芯片設計

3.1? 電路設計

利用加固設計的D觸發器設計串并轉換電路。電路級抗輻照加固技術包括，時間三模冗余、空間三模冗余。

空間三模冗余TMR是一種靜態冗余技術，通過3個完全相同的模塊輸出采取三選二表決方式，獲得正確的數據，基本框架如圖5所示。只要有兩個模塊的輸出結果一致，即可得到正確的結果，可以屏蔽其中一個模塊發生錯誤，屏蔽器件失效。

空間三模冗余的某一模塊發生錯誤時無法自行恢復，因此系統的可靠性也將逐漸降低。為了屏蔽公共路徑上的單粒子瞬態脈沖對于數據鏈路的影響，需要采用時間三模冗余技術。

3.2? 時序設計

設計時間三模冗余時，需要考慮電路建立時間和保持時間問題。時鐘周期T在實際中是只需要大于TD+Td，即可保證下一級寄存器正確采樣，如圖6所示。

當TD≥Td時，會導致三模冗余第三路采樣不滿足保持時間而出錯，因此需要滿足TD+Tsetup≤Td，保持時間違例的時序圖如圖7所示。

當三模冗余其中一路在某一刻出錯時，為了不將錯誤傳遞到下一級寄存器，應該滿足如下公式：2×TD+ Tsetup≤Td。

基于以上分析，可以設置TD為0.5 ns，Td為2 ns;典型時鐘周期不大于10 ns，典型速率不低于100 MHz，全溫全corner下速率不低于40 MHz。

4? 仿真結果與版圖設計

首先對于設計的改進的DICE結構D觸發器進行單粒子仿真。仿真主要對電路的敏感節點進行脈沖注入，模擬單粒子輻照效應，并分析單粒子效應對電路的影響。以下對于電路中4個敏感節點進行單粒子瞬態仿真分析，分別是CLK輸入端、DATA輸入端、CLK延時輸出端、存儲節點Q8，分別注入正/負脈沖，總共8情況，仿真結果如圖8所示，均未發生單粒子翻轉。

仿真結果表明，對于所有敏感節點加入PWL脈沖電流激勵模擬單粒子瞬態脈沖，均不會影響DICE結構寄存器的最終輸出結果。

5? 測試結果

對流片的芯片進行單粒子輻照，選取3.233、5.44、22、37、65 MeV·cm2/mg這5種不同LET值的重離子進行輻照試驗。通過統計芯片輸出數據與預設數據的差異，來計算芯片總共發生的單粒子翻轉事件次數。芯片寫入16進制0×A5，然后回讀一次數據，如果相同則通過，如果有N位數據不相同，則統計錯誤加N。采用Weibull分布公式對試驗結果進行數據擬合計算。試驗結果表明芯片的軌道翻轉率為1.903 62×10-5/device/day。根據以上試驗結果，芯片的整體抗輻照性能到達了低軌衛星用半導體器件抗輻照要求水平。

6? 結? 論

采用改進的DICE單元存儲器和正確的時序約束，可以有效提升抗輻照設計水平。測試結果表明，該設計方案的串并轉換電路可以通過80 MeV的單粒子輻照實驗，能夠適應復雜空間環境的應用需求。

參考文獻：

[1] 王占奎，方修成，劉蘭坤.基于反熔絲技術的抗輻照數控校頻專用集成電路 [J].半導體技術，2021，46（8）：611-616.

[2] 林朝明.0.13μm SMIC 抗輻照單元庫的設計及驗證 [D].西安：西安電子科技大學，2017

[3] 黃曄.同時針對 SEU/SET/MBU的MOS集成電路抗輻射加固技術研究 [D].上海：上海交通大學，2009.

[4] 陳良.基于標準工藝的模數轉換器抗輻照加固設計與驗證 [D].成都：電子科技大學，2016.

[5] 劉航嘉. 抗輻照加固的8B10B編解碼器的設計 [D].成都：電子科技大學，2017.

[6] 楊旭，范煜川，范寶峽.龍芯X 微處理器抗輻照加固設計 [J].中國科學，2015，45（4）5.1-512.

作者簡介：齊賀飛（1988—），男，漢族，河北石家莊人，工程師，碩士，研究方向：數字和模擬混合集成電路設計。

收稿日期：2022-02-16EFB272EF-8775-48AC-B89E-80E4BBE9551B