支持9種工作模式的ARM寄存器堆結(jié)構(gòu)設(shè)計(jì)方法

章復(fù)嘉， 謝澄揚(yáng)， 高頂沖， 樊 謹(jǐn)

(杭州電子科技大學(xué) a.計(jì)算機(jī)國家級(jí)實(shí)驗(yàn)教學(xué)示范中心; b.計(jì)算機(jī)學(xué)院; c.圣光機(jī)聯(lián)合學(xué)院，杭州 310018)

0 引 言

長期以來，國內(nèi)計(jì)算機(jī)專業(yè)在人才培養(yǎng)上存在偏差,導(dǎo)致底層架構(gòu)設(shè)計(jì)和系統(tǒng)軟件開發(fā)的高端人才極為匱乏。“人才”成了國內(nèi)計(jì)算機(jī)行業(yè)發(fā)展的“終極瓶頸”，重視基礎(chǔ)研究人才培養(yǎng)成為了國家戰(zhàn)略[1-5]。危機(jī)也是契機(jī)，“卡脖子”事件促進(jìn)了國內(nèi)IT龍頭企業(yè)開展校企合作辦學(xué)、共建課程等項(xiàng)目[6-7]。制裁和系統(tǒng)能力培養(yǎng)需求等多種原因促進(jìn)了國內(nèi)高校計(jì)算機(jī)體系結(jié)構(gòu)課程改革。

在這樣的時(shí)代背景下，全國各大高校與國際同步，紛紛開展繼MIPS之后新一代教學(xué)模型機(jī)結(jié)構(gòu)研究，RISC-V和ARM是新一代教學(xué)模型機(jī)研究的兩大方向[8-13]。

袁春風(fēng)等[14]率先出版了基于開源架構(gòu)的RISC-V版《計(jì)算機(jī)組成與設(shè)計(jì)》教材。陳微[15]翻譯了圖靈獎(jiǎng)得主David A.Patterson等改版的經(jīng)典教材《計(jì)算機(jī)組成與設(shè)計(jì)(硬件/軟件接口)(ARM版)》。國內(nèi)多所雙一流和985高校基于開源的RISC-V架構(gòu)，設(shè)計(jì)、研究了教學(xué)模型機(jī)和配套的實(shí)驗(yàn)教學(xué)方案。

目前國內(nèi)《計(jì)算機(jī)組成原理》課程采用的主流CPU架構(gòu)，包括處于研究前沿的RISC-V和Legv8(即ARMv8簡化版)教學(xué)模型機(jī)結(jié)構(gòu)，都與早先的MIPS32結(jié)構(gòu)存在許多相似之處，結(jié)構(gòu)相對(duì)簡單，不支持類似ARMv7這樣多工作模式切換和基于其上的中斷優(yōu)先級(jí)等更為高階和復(fù)雜的系統(tǒng)級(jí)底層設(shè)計(jì)實(shí)驗(yàn)。

多工作模式是ARM架構(gòu)CPU的特色，在實(shí)現(xiàn)上極具復(fù)雜性。開發(fā)ARMv7教學(xué)模型機(jī)并實(shí)施教學(xué)的意義在于，讓學(xué)生有機(jī)會(huì)通過多樣化實(shí)例，學(xué)到更多高端計(jì)算機(jī)底層設(shè)計(jì)的方法，促進(jìn)人才培養(yǎng)國家戰(zhàn)略得以更好實(shí)現(xiàn)。

9種工作模式是ARMv7及以上架構(gòu)芯片的重要特點(diǎn)，也是實(shí)現(xiàn)ARM模型計(jì)算機(jī)結(jié)構(gòu)的重點(diǎn)和難點(diǎn)。本文圍繞9種工作模式可訪問的寄存器范圍和邏輯結(jié)構(gòu)，提出一種實(shí)現(xiàn)多工作模式寄存器堆的設(shè)計(jì)方法。對(duì)于組成原理課程而言，多工作模式寄存器堆是計(jì)算機(jī)部件設(shè)計(jì)的一種新方法。

1 ARMv7架構(gòu)下通用寄存器使用規(guī)則

如圖1所示，ARMv7架構(gòu)CPU中，通用寄存器堆包含34個(gè)寬度為32 bit的寄存器。ARM狀態(tài)下有9種工作模式，見表1。當(dāng)前程序狀態(tài)寄存器CPSR的最低5 bit二進(jìn)制M[4∶0]代表當(dāng)前處理器的工作模式。

圖1 ARM狀態(tài)的9種工作模式下的通用寄存器堆組織

表1 ARMv7 CPU的9種工作模式編碼和可訪問寄存器范圍

R0～R7、程序計(jì)數(shù)器R15(PC)和當(dāng)前程序狀態(tài)寄存器CPSR是所有模式公用的寄存器。R8～R12是除快速中斷fiq模式外，其他模式公用的寄存器。除hyp、User和Sys模式外，每種模式都有自己的13、14號(hào)寄存器。User和Sys模式訪問的邏輯寄存器范圍是一樣的；hyp模式?jīng)]有14號(hào)寄存器，中斷返回地址保存在專用寄存器ELR_hyp里。

2 支持9種工作模式的通用寄存器堆設(shè)計(jì)

2.1 讀/寫端口設(shè)計(jì)

ARMv7指令集中有部分指令需要同時(shí)讀出3個(gè)寄存器的值，寫入1個(gè)寄存器，需要將通用寄存器堆設(shè)計(jì)成3個(gè)讀端口和1個(gè)寫端口。因程序計(jì)數(shù)器PC(即R15)的特殊性，在實(shí)驗(yàn)教學(xué)方案中可單獨(dú)設(shè)計(jì)讀/寫控制邏輯。

圖2為通用寄存器堆模塊的讀/寫端口示意圖，表2為其功能表。寬度為4 bit的R_Addr_A、R_Addr_B和R_Addr_C分別尋址3個(gè)讀端口對(duì)應(yīng)的寄存器號(hào)，讀出的32 bit數(shù)據(jù)由R_Data_A、R_Data_B和R_Addr_C分別輸出。寄存器由邊沿型D觸發(fā)器實(shí)現(xiàn)，讀訪問時(shí)，無須使能或者時(shí)鐘信號(hào)控制，給出寄存器地址，便可讀出寄存器中的數(shù)據(jù)。在時(shí)鐘下降沿寫入寄存器，要求同時(shí)寫控制信號(hào)Write_Reg必須有效，才能將數(shù)據(jù)寫入寄存器。寫操作的條件是：寫寄存器地址W_Addr、寫入數(shù)據(jù)W_Data和寫控制信號(hào)Write_Reg，必須在時(shí)鐘下降沿有效。

圖2 通用寄存器堆模塊讀/寫端口示意圖

表2 通用寄存器堆功能表

用Verilog HDL編程時(shí)，建議將通用寄存器堆定義為一個(gè)reg類型的數(shù)組。對(duì)于通用寄存器堆的讀操作和寫操作的地址譯碼，只需引用寄存器地址作為數(shù)組的下標(biāo)即可。

2.2 9種工作模式訪問寄存器范圍設(shè)計(jì)

支持9種工作模式的通用寄存器堆內(nèi)部結(jié)構(gòu)如圖3所示。工作模式位的最高位M[4]必須為1，它可用作(1)～(15)所示的譯碼器、數(shù)據(jù)分配器和多路選擇器的使能端。

4∶16譯碼器(1)的作用是選擇寫端口地址。(2)～(8)這7個(gè)分配器的作用是選擇寫入何種模式下的寄存器，且(2)～(6)的結(jié)構(gòu)一樣，(7)、(8)的結(jié)構(gòu)一樣。14號(hào)寄存器比13號(hào)寄存器少一個(gè)，即R14_hyp不存在。圖3中(16)～(18)這3個(gè)16∶1多路選擇器的作用是分別根據(jù)3個(gè)讀端口的地址，選擇對(duì)應(yīng)寄存器的內(nèi)容。其左邊的(9)～(13)這5個(gè)2路選擇器結(jié)構(gòu)相同，(14)、(15)這2個(gè)16∶1多路選擇器的結(jié)構(gòu)相同，(15)的輸入比(14)少一個(gè)。(9)～(15)這7個(gè)多路選擇器的作用是將當(dāng)前處理器工作模式對(duì)應(yīng)的所有寄存器的內(nèi)容全部讀出，然后由(16)～(18)這3個(gè)16∶1多路選擇器分別送往A～C讀端口。

圖3 ARM多模式通用寄存器堆結(jié)構(gòu)設(shè)計(jì)實(shí)驗(yàn)原理圖

圖3中的數(shù)據(jù)分配器和多路選擇器的控制電路與工作模式的對(duì)應(yīng)關(guān)系，見表3。表中(1)～(15)的使能端是M[4]，當(dāng)M[4]=1時(shí)，(1)～(15)使能。(1)～(15)的選擇信號(hào)都是M[3∶0]。在M[4]=1的前提下，根據(jù)M[3∶0]的取值，數(shù)據(jù)分配器將要寫入的數(shù)據(jù)分配給指定模式下的寄存器；數(shù)據(jù)選擇器輸出指定模式下的寄存器的讀數(shù)。

表3 分配器和多路選擇器控制表

3 教學(xué)實(shí)施情況

3.1 實(shí)驗(yàn)教學(xué)方法

采用自研制的RSIE-SPOC硬件實(shí)驗(yàn)課翻轉(zhuǎn)教學(xué)方法[16]，借助自制可交互式FPGA實(shí)驗(yàn)板卡和7×24小時(shí)開放的遠(yuǎn)程實(shí)驗(yàn)云平臺(tái)，實(shí)施多工作模式寄存器堆設(shè)計(jì)實(shí)驗(yàn)教學(xué)。課前學(xué)生在網(wǎng)絡(luò)教學(xué)平臺(tái)上觀看實(shí)驗(yàn)講解短視頻，按要求完成寄存器堆編程，在遠(yuǎn)程FPGA平臺(tái)上調(diào)試程序。課上驗(yàn)收實(shí)驗(yàn)并讓學(xué)生按小組交流展示，課后在網(wǎng)絡(luò)平臺(tái)上提交實(shí)驗(yàn)報(bào)告。

3.2 學(xué)生作品舉例

學(xué)生用Verilog HDL編程完成設(shè)計(jì)，并開展仿真調(diào)試和板級(jí)調(diào)試。作品的仿真波形圖舉例如圖4所示。其中M[5∶1]是工作模式位，由圖5所示的仿真波形可知，該作品能正確實(shí)現(xiàn)讀寫寄存器的操作，且實(shí)現(xiàn)了9種工作模式下訪問不同的寄存器范圍。

圖4 學(xué)生作品舉例

圖5 學(xué)生滿意度調(diào)查

3.3 實(shí)施效果分析

2021年，ARM多工作模式寄存器堆設(shè)計(jì)實(shí)驗(yàn)正式投入教學(xué)使用。課程調(diào)查表明，學(xué)生對(duì)課程整體滿意度達(dá)到90%以上，其中90.5%學(xué)生認(rèn)為實(shí)驗(yàn)促進(jìn)了深入理解ARM CPU結(jié)構(gòu)，76.2%學(xué)生認(rèn)為課程提高了對(duì)計(jì)算機(jī)硬件系統(tǒng)的學(xué)習(xí)興趣。

4 結(jié) 語

支持9種工作模式的ARM寄存器堆結(jié)構(gòu)設(shè)計(jì)方法是地方高校開展高端模型計(jì)算機(jī)結(jié)構(gòu)設(shè)計(jì)的研究成果。實(shí)踐證明，基于該方法設(shè)計(jì)的實(shí)驗(yàn)教學(xué)，促進(jìn)了學(xué)生深入理解ARM CPU結(jié)構(gòu)，促進(jìn)學(xué)生更好地掌握計(jì)算機(jī)底層設(shè)計(jì)技術(shù)，為進(jìn)一步實(shí)現(xiàn)ARM架構(gòu)系統(tǒng)級(jí)設(shè)計(jì)實(shí)驗(yàn)打下基礎(chǔ)。