基于Xilinx UltraScale+VU9PFPGA的SoC原型驗證系統研究

丁 巖，王一鳴

（中國電子科技集團公司第四十七研究所，沈陽 110000）

1 引言

隨著SoC設計規模的與日俱增，其功能日趨復雜，芯片的驗證階段占據了整個芯片開發的大部分時間。更多利用成熟IP核可減少SoC設計時間,但SoC驗證仍然非常復雜與耗時。與一般ASIC驗證的最大不同之處在于它的系統特性，SoC除了通常擁有更大的規模以外，往往有固件和軟件的需要，如操作系統、驅動程序、通訊協議以及應用程序等，這使得軟件仿真的速度會非常慢。因此需要在設計早期階段使用FPGA原型來驗證SoC中嵌入的軟件，對系統進行軟硬件的集成驗證，以此大大加快芯片整體的驗證速度[1]。從這一思路出發，提出一種基于Xilinx UltraScale+VU9PFPGA的原型驗證系統。

2 系統架構

2.1 SoC系統架構

本FPGA原型驗證系統所要驗證的是一個SoC項目，其內部集成了Flash、SRAM及多個內部總線。總線上連接有DMA控制器、定時器、看門狗、RTC、CRC，以及豐富的通信接口，包括GPIO、AD轉換器、DA轉換器、I2C、I2S、SPI、USART、CAN、Ethernet MAC、USB、SDIO、FMC、DCMI、DMA2D、LTDC等模塊。詳細架構圖如圖1所示。

圖1 待驗證SoC的系統架構

2.2 FPGA原型核心板資源架構

研究選用Xilinx UltraScale+系列的FPGA原型系統。該系統包含1片XCVU9PFPGA，1片ZYNQ XC7Z045用作系統控制器，另有豐富的外設和IO資源。VU9PFPGA核心板的結構如圖2所示。

圖2 VU9PFPGA核心板結構圖

3 從ASIC到FPGA的移植

為了更高效更真實地驗證SoC芯片的設計，需要將SoC芯片的數字邏輯部分以及模擬電路的數字控制部分移植到FPGA工程中實現。由于FPGA與ASIC在物理結構上的不同，ASIC的代碼必須進行一定的轉換后才能作為FPGA的輸入。FPGA及第三方廠商已經實現并優化了很多典型的IP核，例如Xilinx提供了基礎邏輯、總線接口與IO、數字信號處理、存儲器接口、微處理器、控制器等大量IP核，在代碼轉換時可以充分利用這些資源。

在從ASIC向FPGA版本轉換時主要需考慮三個因素：時鐘、存儲單元、IO單元。將SoC電路的全部功能引腳、GPIO、接口模塊引腳映射至FPGA原型板的外部IO引腳上。根據各個引腳的具體功能，設計外接拓展子板，在子板上對電路的功能進行充分驗證。

3.1 時鐘移植

在ASIC中，用布局布線工具來放置時鐘樹，利用代工廠提供的PLL進行時鐘設計。

FPGA中通常已經配置一定數量的PLL宏單元，并有針對時鐘優化的全局時鐘網絡，一般是經過FPGA的特定全局時鐘管腳進入FPGA內部，再經過全局時鐘BUF適配到全局時鐘網絡。這樣的時鐘網絡可以保證相同的時鐘沿到達芯片內部每一個觸發器的延遲時間差異最小。對時鐘的處理方法是使用FPGA內部PLL替換ASIC版本中的PLL。所設計FPGA的PLL由Xilinx提供的Vivado工具所生成[2-3]，其時鐘配置界面如圖3所示。

圖3 時鐘配置界面

3.2 RAM資源替換

存儲單元在ASIC向FPGA版本轉化時，是必須進行代碼轉換的。ASIC中的存儲單元通常用代工廠所提供的Memory Compiler來定制[4]。如果直接將ASIC代碼中的存儲單元作為FPGA的輸入，通常無法直接綜合，因此存儲單元要進行代碼轉換。研究中SRAM的替換方法是使用Vivado工具中的Block Memory Generator。存儲器配置界面如圖4所示。

3.3 IO資源替換

ASIC項目中的IP一般使用的是由Foundry提供的IOPAD，而在FPGA驗證過程中，需要使用FPGA的PAD資源對其進行替換。FPGA中的雙向IOPAD使用方法[5]為：先在頂層代碼中使用雙向IO的代碼寫法例化IO接口，以PA0管腳為例，代碼為：

然后在工程XDC約束文件中定義管腳的pins約束以及電平標準。本項目中外設接口的電平標準為LVCMOS33。FPGA原型核心板的電平統一設計標準為LVCMOS18。最終IO電平約束方法如下[6]：

圖4 存儲器配置界面

4 FPGA原型子板設計實現

FPGA原型驗證系統的選型應考慮待測產品的邏輯規模和硬件接口需求等因素。一方面，SoC設計規模的不斷增大，對應著FPGA器件容量需求的增加。另一方面，FPGA器件的制造工藝也在不斷提升，Xilinx UltraScale+系列FPGA現已進入16nm以下芯片工藝，FPGA的HP IO BANK電平標準只支持低電壓電平標準[7]。因此，在子板的設計上使用電平轉換器（Level Shifter）芯片對接口的IO電平進行轉換。原型系統及子板系統結構如圖5所示。

電平轉換器電路選用的是TI的TXS0108芯片。這款8位非反向轉換器使用兩個獨立的可配置電源軌，A端口跟蹤VCCA引腳的電源電壓，引腳可接受1.4V到3.6V范圍內的任意電源電壓；B端口跟蹤VCCB引腳的電源電壓，引腳可接受1.65V到5.5V范圍內的任意電源電壓。這兩個輸入電源引腳可實現1.5V、1.8V、2.5V、3.3V和5V電壓節點之間的任意低壓雙向轉換。TXS0108芯片電路原理圖如圖6所示。

圖5 FPGA原型系統及子板系統結構圖

圖6 TXS0108芯片電路

5 軟硬件協同驗證

SoC軟件開發環境基于MDK5實現。MDK是RealView MDK的簡稱，源自德國KEIL公司。MDK5由兩個部分組成：MDK Core和Software Packs。其中Software Packs可獨立于工具鏈進行新芯片支持和中間庫的升級[8]。Real MDK支持多種SoC處理器內核，自動配置啟動代碼，集成Flash燒寫模塊，擁有強大的設備模擬、性能分析等功能。

本研究SoC項目中包含有MCO時鐘輸出引腳，可以通過程序選擇內部PLL時鐘、系統時鐘（SYSCLK）輸出以及配置時鐘頻率等。使用MCO管腳輸出50MHz SYSCLK時鐘。驗證步驟為：首先在PC機上實現SoC系統的FPGA移植工程，經過綜合、實現、生成比特流文件，通過JTAG-FPGA將比特流下載到FPGA中；在PC機上編寫軟件測試程序，通過JTAG-SoC由子板通道下載到SoC的存儲器中，SoC核心讀取并執行存儲器中的指令，控制外圍模塊工作，從而驗證SoC的設計功能是否正確。

基于上述原理，搭建如圖7所示FPGA原型系統環境，驗證50Mhz時鐘IO測試。

圖7 FPGA原型系統環境

通過上述設計驗證子板實驗測試，使用以上電平轉換電路，可以有效地將VU9P的核心板FPGA的原1.8V電平轉換到3.3V標準電平。

TXS0108芯片電路信號實測結果如圖8所示。圖8(a)為在FPGA端1.8V電平下50Mhz頻率的示波器實測信號；圖8(b)則為在經過TXS1018芯片進行電平轉換后3.3V電平下50 Mhz頻率的示波器實測信號。根據示波器采樣信號可以看出，信號轉換功能正確，實現了設計的預期。

圖8 TXS0108芯片電路信號實測結果

6 結束語

通過對Xilinx UltraScale+VU9P器件FPGA的原型系統的搭建，實現了研究SoC項目的軟硬件協同驗證。根據對實際信號的測量，電源轉換電路的可行性也得到了驗證，另外還在此平臺上完成了部分其他通信協議的驗證。研究為使用UltraScale+系列器件的FPGA進行3.3V電平下SoC原型驗證提供了實測參考。基于FPGA的SoC原型驗證是一項非常復雜的系統工程，其中還有諸多技術領域在未來有待更進一步的深入研究與提升。