基于FPGA 的軟件鎖相環(huán)分析與實(shí)現(xiàn)

康 晉，曹 旭，姜育生

（1.楊凌職業(yè)技術(shù)學(xué)院，陜西 楊凌 712100；2.陜西西北民航招標(biāo)咨詢有限公司，陜西西安 710065；3.陜西工商職業(yè)學(xué)院，陜西西安 710119）

高速數(shù)字信號(hào)處理和射頻混合單板對(duì)于時(shí)鐘的要求很高，時(shí)鐘的信號(hào)精度直接影響到系統(tǒng)的性能。單板的時(shí)鐘參考來(lái)自于BBU，CPU 與接口FPGA互相配合，通過(guò)軟件鎖相環(huán)的方式將本地時(shí)鐘同步到BBU 的參考時(shí)鐘上，獲得一個(gè)穩(wěn)定的10 MHz 參考時(shí)鐘。

1 概述

系統(tǒng)必須以BBU光纖恢復(fù)的時(shí)鐘作為參考，生成本地的工作時(shí)鐘，實(shí)現(xiàn)整個(gè)網(wǎng)絡(luò)的時(shí)鐘同步。LMX2306是NS 公司生產(chǎn)的一款單片集成的射頻PLL 芯片，由LMX2306 構(gòu)成鎖相環(huán)，只需結(jié)合高穩(wěn)定度的本地參考振蕩，再外置環(huán)路濾波和壓控振蕩器(VCO)及其他的外圍電路即可實(shí)現(xiàn)頻率的合成。LMX2306 硬件鎖相環(huán)生成光口的發(fā)送時(shí)鐘61.44 MHz，LMX2306實(shí)現(xiàn)鑒相和低通濾波，輸出壓控電壓控制一片VCO，采用時(shí)鐘驅(qū)動(dòng)器MC100LVEP 實(shí)現(xiàn)鎖相環(huán)的反饋[1-2]。

如圖1 所示，本地61.44 MHz 時(shí)鐘為SerDes 模塊提供參考時(shí)鐘和數(shù)據(jù)發(fā)送時(shí)鐘，SerDes 模塊從基帶傳來(lái)的光接口數(shù)據(jù)中恢復(fù)出153.6 MHz 并行數(shù)據(jù)時(shí)鐘，與TCXO 的輸出10 MHz 時(shí)鐘進(jìn)行鎖相，得到一個(gè)穩(wěn)定的10 MHz 時(shí)鐘，其準(zhǔn)確度優(yōu)于0.05 ppm，并將該10 MHz時(shí)鐘作為參考時(shí)鐘進(jìn)行分發(fā)。AD9516與此10 MHz時(shí)鐘生成中頻電路的工作時(shí)鐘122.88 MHz，完成去抖動(dòng)后分配給AD、DA 芯片，并提供給FPGA 最小系統(tǒng)使用[3-4]。

圖1 系統(tǒng)時(shí)鐘

2 10 MHz時(shí)鐘軟鎖

FPGA 器件選用Xilinx 公司生產(chǎn)的Virtex-5 系列中的XC5VLX50T，內(nèi)置的SerDes 模塊可以實(shí)現(xiàn)光口高速串行信號(hào)到并行信號(hào)的轉(zhuǎn)換，同時(shí)支持CPRI 和OBSAI 協(xié)議[6-7]。

如圖2 所示，SERDES 光模塊從BBU 發(fā)送過(guò)來(lái)的光信號(hào)中恢復(fù)出153.6 MHz 的數(shù)據(jù)時(shí)鐘，單板上的VC-TCXO 器件產(chǎn)生一個(gè)10 MHz 的本地時(shí)鐘。FPGA 對(duì)兩路時(shí)鐘分頻到1.6 kHz 后進(jìn)行鑒相處理，并把鑒相值上傳給CPU，CPU 的軟件鎖相進(jìn)程通過(guò)PID 算法將鑒相差值轉(zhuǎn)換為控制電壓，通過(guò)DAC MAX5541 控制VC-TCXO 進(jìn)行頻率的校準(zhǔn)。當(dāng)FPGA 鑒相的相位差值小于某特定閾值并且持續(xù)穩(wěn)定一段時(shí)間后，則可以認(rèn)為本地的VC-TCXO 時(shí)鐘已經(jīng)和來(lái)自BBU 的光信號(hào)時(shí)鐘同步[8-9]。

圖2 10 MHz時(shí)鐘軟鎖的原理圖

3 FPGA鑒相

FPGA 首先將這兩路時(shí)鐘分別分頻到1.6 kHz，然后用80 MHz 時(shí)鐘的上升和下降沿對(duì)兩路時(shí)鐘的相位差計(jì)數(shù)。在鎖定狀態(tài)之前相位差是不確定的，所以相位差的范圍是0 到一個(gè)周期。CPU 從FPGA的寄存器中讀出80 MHz 時(shí)鐘的鑒相計(jì)數(shù)值，當(dāng)VCTCXO 時(shí)鐘超前光口解調(diào)時(shí)鐘半個(gè)周期以內(nèi)時(shí)，CPU認(rèn)為相位差是正值，相位差為正值時(shí)的時(shí)鐘相位如圖3 所示。當(dāng)VC-TCXO 時(shí)鐘超前光口解調(diào)時(shí)鐘大于半個(gè)周期時(shí)，CPU 將鑒相計(jì)數(shù)值減去一個(gè)整周期的80 MHz 時(shí)鐘計(jì)數(shù)值，得到一個(gè)負(fù)值的相位差[10-11]，相位差為負(fù)值時(shí)的時(shí)鐘相位如圖4 所示。

圖3 相位差為正值時(shí)的時(shí)鐘相位

圖4 相位差為負(fù)值時(shí)的時(shí)鐘相位

CPU 從FPGA 獲得相位差后，利用一個(gè)PID 算法將相位差轉(zhuǎn)換為要寫(xiě)入DAC MAX5541 的控制參數(shù)，DAC 產(chǎn)生控制電壓，從而調(diào)整VC-TCXO 的輸出時(shí)鐘頻率。PID 算法的公式如下：

其中，P、I和D分別為控制參數(shù)，P為比例系數(shù)，I為積分系數(shù)，D為差分系數(shù)，V_K為控制電壓的壓控斜率，p(n)為當(dāng)前從FPGA 讀取的鑒相差，p(n-1)和p(n-2)分別為上次和上上次從FPGA 讀取的鑒相差，Δp(n)=p(n)-p(n-1)，Δp′(n)=Δp(n)-Δp(n-1)。經(jīng)過(guò)PID算法計(jì)算得出的ΔV(n)就是需要寫(xiě)入DAC 的控制電壓[12-13]。

當(dāng)CPU判斷從FPGA讀出的鑒相差的絕對(duì)值小于某一特定閾值并且持續(xù)穩(wěn)定一分鐘后，則會(huì)對(duì)10 MHz時(shí)鐘鎖定的標(biāo)志位置位。而一旦鑒相差大于這一閾值，則會(huì)進(jìn)行復(fù)位操作。由于外在和內(nèi)在環(huán)境的不穩(wěn)定，單板的時(shí)鐘必須時(shí)刻與BBU 時(shí)鐘保持鎖定，所以CPU 的鑒相進(jìn)程在隨單板上電初始化啟動(dòng)之后，會(huì)一直工作下去[14-15]。

4 軟件接口

1）數(shù)據(jù)結(jié)構(gòu)：PHASEPAR，用來(lái)存儲(chǔ)鑒相進(jìn)程不同工作模式時(shí)的參數(shù)。代碼如下：

2）函數(shù)功能：初始化LMX2306。代碼如下：

參數(shù)：wChannel：通道號(hào)

返回值：0 操作成功；非0 操作失敗

3）函數(shù)功能：初始化光網(wǎng)絡(luò)，該函數(shù)首先向控制VCO 的DA 芯片寫(xiě)入初始值，之后啟動(dòng)鑒相進(jìn)程。代碼如下：

5 軟件鎖相流程

軟件鎖相進(jìn)程的流程圖如圖5 所示。

圖5 軟件鎖相進(jìn)程的流程圖

整個(gè)流程可以看做是一個(gè)閉環(huán)的反饋系統(tǒng)，PID算法相當(dāng)于一個(gè)數(shù)字濾波器。軟鎖進(jìn)程根據(jù)從FPGA 讀出的鑒相差，不斷對(duì)本地VC-TCXO 進(jìn)行校正，從而使本地時(shí)鐘與BBU 解調(diào)時(shí)鐘相耦合，達(dá)到鎖相的目的。在剛開(kāi)始啟動(dòng)鎖相進(jìn)程時(shí)相位差比較大，采用粗調(diào)的超級(jí)快捕參數(shù)，可以加快本地10 MHz時(shí)鐘趨近于BBU 時(shí)鐘的步伐；當(dāng)相位差變小后，由于超級(jí)快捕參數(shù)的調(diào)整幅度較大，本地時(shí)鐘不容易穩(wěn)定下來(lái)，所以采用調(diào)整更為精細(xì)的快捕參數(shù)，最終使本地10 MHz 時(shí)鐘趨于穩(wěn)定[16-17]。

6 結(jié)束語(yǔ)

RRU 的本地時(shí)鐘必須同BBU 的時(shí)鐘系統(tǒng)實(shí)時(shí)同步，對(duì)RRU 的性能指標(biāo)影響很大。根據(jù)本地時(shí)鐘10 MHz 和從光接口數(shù)據(jù)中恢復(fù)出153.6 MHz 進(jìn)行FPGA 鑒相，通過(guò)PID 算法實(shí)現(xiàn)軟件鎖相，獲取穩(wěn)定的10 MHz 時(shí)鐘信號(hào)，分發(fā)給各功能單元使用。該文分析了時(shí)鐘同步的過(guò)程、軟件鎖相的原理、算法，給出了接口函數(shù)以及軟件流程，該軟件鎖相的方法已經(jīng)在4G 中廣泛應(yīng)用，對(duì)5G 無(wú)線系統(tǒng)仍然有一定的借鑒意義。