基于MPSoC的Sub-6 GHz頻段SDR測試系統設計與實現

黃繼業， 謝 輝， 董哲康

（杭州電子科技大學電子信息學院，杭州 310018）

0 引 言

第五代移動通信技術（5G）的加速部署，以及數據吞吐速率、信號帶寬的不斷提高，對傳統射頻收發鏈路的性能提出了更高的要求。此外，由于5G采用更復雜的調制方式、更高的調制階數、更多的載波聚合以及更高的頻段和帶寬［1］，使得相關通信算法的測試和驗證周期變得漫長。軟件無線電（Software-Defined Radio，SDR）平臺［2］因高度可重構性、較強靈活性、模塊化結構以及開放性等眾多優勢［3］，廣泛用于無線通信網絡框架和算法原型驗證平臺的搭建。

目前常用的測試驗證環境主要包括基于矢量信號發生器（Vector Signal Generator，VSG）和矢量信號分析儀（Vector Signal Analyzer，VSA）的解決方案，以及SDR測試平臺兩大類。其中，是德科技（Keysight Technologies）基于M8190A超寬帶任意波形發生器和N9040B UXA超寬帶信號分析儀所構成的解決方案，可進行系統級和軟硬件模塊的測試和驗證，但其存在成本高、工程擴展性欠佳等問題；另一方面，傳統SDR平臺［4-6］受限于傳輸帶寬或接口速率，大部分均無法達到5G應用場景下的射頻鏈路要求。

本文提出的SDR測試系統以Xilinx MPSoC作為主控芯片，配合寬帶收發器，可進行滿足4G/5G傳輸鏈路要求的高帶寬信號收發與測試實驗。同時，該系統具備高可重構性，通過預留的軟件接口即可進行系統全局控制。

1 SDR測試系統軟硬件框架構建

1.1 SDR測試系統整體架構設計

基于對系統應用場景、性能需求、硬件資源和成本的整體考慮，采用Xilinx ZYNQ UltraScale＋MPSoC和ADRV9009集成射頻收發器進行系統架構搭建［7］，如圖1所示。

本測試系統（實驗平臺）主要由基于MPSoC的數字端和基于ADRV9009的射頻前端兩大部分構成，兩者通過JESD204B接口［8-10］進行高速數據傳輸，PL（Programmable Logic）側邏輯進行信號處理和數據搬運。MPSoC-PS（Processing System）端運行預編譯的、基于Petalinux構建的定制Linux系統［11］，允許用戶根據自身項目需求，配置相關驅動或加入自定義驅動。

1.2 SDR測試系統PL邏輯設計

系統的PL側邏輯負責數字基帶信號處理和數據流通路的實現，如圖2所示。

ZYNQ UltraScale＋MPSoC PS部分以IP核的形式出現在PL邏輯設計Block Design中，通過此IP能夠較為輕易地控制PS側外設資源，包括用于數據緩沖的PS側DDR4、用于控制ADRV9009初始化及配置過程的SPI控制器、用于ARM Linux啟動信息和DEBUG信息打印的UART接口等。整個PL側邏輯大致可分為兩大部分——發射通路和接收通路，針對發射通路，數據流起點為DMA（Direct Memory Access）模塊，該模塊的主要功能是將DDR4中的IQ數據以高速率搬運至TXFIFO（First Input First Output）模塊中，進行跨時鐘域處理，此外，該DMA模塊被掛載在AXI總線上，并配置有Cyclic模式選項，在此模式下，DMA源端數據可由ARM Linux提供，并以循環播放的方式向目的端發送。TXFIFO模塊將來自DMA的IQ數據同步至后續邏輯能夠處理的較低時鐘域，并作為用戶定義通信算法IP的輸入數據，其輸出數據經通道分離、FIR數字濾波操作后，被送入JESD204B Core的4條Lane。同理，對于接收通路，IQ數據經JESD204B鏈路后，經FIR數字濾波、通道合并后，被RXDMA模塊搬運至DDR4中以進行數據緩沖。針對JESD204B鏈路邏輯，其接收來自ADRV9009板載AD9528時鐘管理芯片的兩個信號——ref_clk和sysref，用于射頻子板與FPGA之間高速串行數據鏈路的同步，以保證高速率傳輸下數據的有效性，如圖1所示。

1.3 SDR測試系統PS軟件設計

系統PS部分的設計整體采用對稱多處理器架構。此外，為降低對射頻子板上模擬芯片的控制復雜度，使用Linux IIO（Industrial I/O）對上述設備進行讀寫控制，控制子系統如圖3所示。

本系統所使用的libiio一個用于訪問IIO設備的開源庫，基于該開源庫，可輕易通過標準Linux設備訪問接口，如sysfs、debugfs、configfs等，對IIO設備進行配置和讀寫訪問，本工程選用sysfs作為用戶空間與IIO設備的交互接口。開源libiio庫除了具備基本的對/sys/bus/iio/devices/路徑下所有IIO設備的IO配置功能和對/dev/iio/iio：deviceX的讀寫訪問功能之外，還提供了便于測試的iio命令行工具，如iio_info、iio_readdev等，允許用戶根據自身需求，有選擇地編譯出相應可執行文件，以獲取相應Debug功能。本設計編譯了iio_info、iio_attr、iio_reg、iio_readdev、iio_writedev，因而具備對iio設備的信息枚舉、寄存器級讀寫訪問等常用功能。

基于libiio開源庫定制的High-Level API（Application Programming Interface），被用于用戶空間應用層程序的開發，該應用程序代碼一般包含兩部分，一部分是用于配置板卡參數的代碼，如圖4所示；另一部分是對數據流控制的代碼。其中，stream_cfg類型的結構體，用于存儲配置參數，如本振頻率lo_hz、通道配置帶寬bw_hz和ADDA采樣率fs_hz等，cfg_ADRV9009_streaming_ch（）函數配合stream_cfg，對IIO設備進行參數加載。

硬件參數配置成功后則進入數據流控制階段，當DMA模塊工作在Cyclic模式時，Linux預存的IQ數據首先被讀入用戶空間的iio_buffer，然后經內核空間buffer傳遞給PL邏輯并存儲，PL邏輯以特定速率循環播放該段信號，數據流傳遞示意圖如圖5所示，通過該方法，可對SDR測試系統的信道可靠性進行驗證。

1.4 SDR測試系統基本功能

本SDR測試系統的硬件包含MPSoC PL端邏輯硬件和其他板載硬件，可支持單通道最高200 MHz信號的收發，并且，允許用戶通過軟件配置以達到最高2發2收的MIMO結構，表1為SDR測試系統基本功能參數。

表1 SDR測試系統功能參數

信號接收方面，射頻前端擁有兩通道接收端口和兩通道觀察端口，兩者復用4個ADC，以兩通道接收路為例，首先由ADC對灌入信號進行高速采樣，采樣獲得的數字信號經過數字濾波、信號放大、混頻等處理后，以16 bit的IQ信號形式進入射頻子板的JESD204B模塊，并以最高245.76 MHz的IQ速率經FMC（FPGA Mezzanine Card）接口發送至MPSoC-PL側JESD204B邏輯模塊，后續FPGA邏輯進行相應信號處理與數據存儲。

信號發射方面，TXDMA模塊作為發射路起點，其源數據既可來自PS側DDR4中存儲的IQ信號數據，也可來自Linux用戶空間經sysfs文件接口導入IIO設備的IQ數據，TXDMA模塊將信號數據搬運至發射通路，經JESD204B邏輯模塊發送至ADRV9009射頻子板，并且經過數字濾波、DA轉換、模擬濾波、混頻、放大等處理后，以射頻信號形式發射。

在MPSoC-PL側發射通路的邏輯設計中，在TXFIFO模塊后預留了用戶定義IP的嵌入位置，如圖2 PL側邏輯框圖所示，預設的數據傳輸機制為簡單的Ready-Valid握手機制，用于與用戶定義IP之間數據的有效傳輸，當然，該握手機制可被輕易轉化為符合AXI4-Stream協議規范的信號傳輸機制，以適應特定場景下高速率數據流的有效傳輸。

此外，本SDR測試系統允許測試人員通過PC遠程登錄ARM Linux系統，進行系統全局控制，并且PC與板卡通過以太網相連，測試人員可通過FTP（File Transfer Protocol）進行PC與開發板之間的文件交互，如波形數據文件的傳輸等。

2 SDR測試系統實驗驗證

2.1 數據收發實驗及其環境搭建

本文將分別使用80 MHz四載波LTE信號和100 MHz 5G NR信號進行數據接收/發送實驗，以驗證系統的數據收發鏈路可靠性。通過SMA射頻同軸線將ADRV9009收發器上TXPort1與RXPort2相連，并從TX1端口耦合出一路信號接入頻譜分析儀，以便觀察發射通路一的輸出信號頻譜。ADRV9009射頻收發器與ZCU102開發板通過板載FMC接口進行板級連接，ZCU102與PC之間進行以太網、串口和JTAG連接，以便進行兩者之間的文件交互、啟動信息打印和命令控制。將開發板撥碼開關SW6調節至1110（SD卡啟動模式），SD卡中燒錄有預編譯的LinuxImage、BOOT.BIN和設備樹文件。

2.2 數據收發實驗結果與數據分析

數據接收方面，使用80 MHz四載波LTE信號驗證該SDR測試系統的接收性能。信號源由MATLAB生成，信號采樣率為245.76 Ms/s，故在Linux上對ADRV9009的配置代碼中，需將stream_cfg結構體中的fs_hz設為245.76，此外，發射帶寬bw_hz使用默認的200 MHz即可。數據采樣方面，iio_buffer大小設置為65 536，接收機對從RX2端口灌入的信號進行采樣并最終以文件形式保存至dataRX.txt文本中。

整個數據接收實驗驗證流程如下：SDR測試系統上電啟動后，JESD204B鏈路初始化成功，測試人員通過PC登錄ARM Linux系統，并且將PC中預先生成的波形數據文件通過FTP發送至ARM Linux，然后編譯數據流控制程序源碼以生成可執行文件后，運行該可執行文件進行波形數據讀取、發送，待信號發送穩定并成功采樣保存后，通過FTP將采樣數據回傳至PC，MATLAB讀取采樣數據并歸一化，再利用Welch法［12-14］畫出功率譜，Welch算法部署如下：

假設歸一化后數據x（n）為長度N的復數序列，n＝0，1，…，N-1，將該序列分為K段，每段包含M個數據，那么第i段數據為

然后將窗函數w()n加到每一個數據段上，并求出每一段的周期圖，第i段數據周期圖為

式中，U為歸一化因子，

將每一段的周期圖近似看成互不相關，最后功率譜估計為

圖6即為根據零中頻接收機的采樣數據計算所得功率譜。

數據發送方面，使用5 G NR 100 MHz帶寬測試信號進行發射通路可靠性的驗證，該5 G信號由MATLAB 5 G Waveform Generator生成［15-16］，使用的模型為NR-FR1-TM3.1a，載波空間為滿帶，調制制式為256QAM（Quadrature Amplitude Modulation），子載波間隙（Sub-CarrierSpacing，SCS）為60 kHz，并進行一定的增益調整。

整個數據發送實驗驗證流程如下：在上述數據接收實驗的基礎上，基于本SDR測試系統的高可重構性、高可移植性和模塊高復用性優勢，可輕易進行數據發送實驗。只需從PC通過FTP向ARM Linux重新發送預生成的100 MHz 5 G NR信號數據文件，并在Linux端修改控制程序源碼中波形文件名即可，若有需要可通過修改相關結構體變量以修改對射頻子板的參數配置，并使用Makefile腳本重新編譯可執行文件并運行即可，底層關于JESD204B鏈路驅動、AD9528時鐘芯片驅動等均無需更改。在此次實驗中，中心頻率lo_hz被設置為1.5 GHz，圖7為該信號頻譜圖。

3 結 語

本文使用Xilinx XCZU9EG MPSoC和ADRV9009射頻收發器搭建了一套可用于5 G Sub-6 GHz頻段高帶寬信號測試的SDR系統，通過Petalinux和libiio開源庫的加持，使得測試人員可通過定制的Linux系統對測試系統進行全局控制，具有高可重構性（包括可配置MIMO）、75 MHz～6 GHz超寬調諧范圍等技術優勢，以及支持最高200 MHz收發信號帶寬、可移植性強、成本低、通用性強等平臺優勢。此外，采用軟硬件分離式設計思想，使得系統模塊架構清晰。經多載波聚合的80 MHzLTE信號和100 MHz 5 G NR信號的數據收發實驗驗證，本SDR測試系統可滿足4 G/5 G應用場景下的信號收發鏈路性能要求，信道可靠性較高，可作為5 G SDR實驗平臺使用，此外，在5 G信號測試和通信算法原型驗證方面，也具有一定的應用價值。