面向高信道衰減的低功耗112 Gibit/s Duo-binary PAM4 SerDes發射機設計

唐子翔， 呂方旭， 師劍軍， 張金旺， 王 正， 李 鵬

(1.空軍工程大學,a.研究生院； b.防空反導學院,西安 710000； 2.國防科技大學計算機學院,長沙 410000)

0 引言

近年來大數據產業蓬勃發展，飛速增長的數據量引發了對數據處理需求和傳輸需求的爆發式增長，傳統的并行接口隨著通信速度的不斷提升，多條緊挨的通道之間會出現嚴重的串擾和耦合，嚴重影響信號質量。而高速串行接口(SerDes)采用一對差分線進行信號傳輸，抗噪聲、抗干擾能力強，因此串行接口逐步取代并行接口，節約了信道和 I/O 管腳，消除了同步問題，成為了主流高速接口[1]。在數據率飛速發展中，傳統的不歸零碼(Non Return Zero，NRZ)調制在100 Gibit/s以上的高速串口應用中信道衰減影響凸出，因此，四電平脈沖幅度調制串行接口逐漸取代NRZ，其奈奎斯特頻率是NRZ的一半，較好地解決了數據在強信道衰減下誤碼過高的問題[2]。

在這樣的背景下，對高速SerDes進行深入研究。設計基于Duo-binary PAM4編碼技術的112 Gibit/s的SerDes發射機，Duo-binary PAM4編碼其奈奎斯特頻率更是PAM4的一半，顯著減少了面臨的信道損耗。本文概括介紹了發射機總體電路架構，具體分析發射機的關鍵模塊，并給出仿真驗證結果。

1 發射機電路架構

發射機是SerDes系統的數據發射端，用于將處理器、存儲器或者傳感器發出的多路并行數據串行化，并通過信道傳輸到接收機。實現高速數據的串行與均衡是發射機的主要任務。本文設計的發射機采用DSP+DAC架構，主要由預編碼模塊、DB(Duo-binary)模塊、64∶4并串轉換模塊、1/4速率的四合一高速合路器、SST驅動電路組成，其系統框圖見圖1。

圖1 發射機系統框圖Fig.1 Block diagram of transmitter system

電路接收由偽隨機碼產生的64路875 Mibit/s的并行信號，經過預編碼模塊來消除前后碼元的相關性，后經過DB模塊產生雙二進制信號，64∶4并串轉換模塊將64路875 Mibit/s合成14 Gibit/s的高速串行信號，該模塊所需的時鐘由鎖相環(Phase Locked Loop，PLL)產生的14 GHz時鐘信號分頻提供；之后利用相位相差90°的時鐘產生輸出脈沖，并將4路數據串化成1路高速的數據流，最后由驅動模塊實現驅動，輸出112 Gibit/s Duo-binary PAM4信號。

2 發射機電路設計

2.1 Duo-binary PAM4編碼

當前主流的調制方式為NRZ與PAM4調制，NRZ調制使用高低電平“0”和“1”傳輸信號，NRZ 調制 1UI 只能傳輸 1 bit 的“0”或“1”，而PAM-4 調制則采用4個電平“0”，“1”，“2”，“3”(對應二進制編碼為“00”，“01”，“10”，“11”),在 1UI 的時間內能傳輸 2 bit 的信息。相比于NRZ調制，PAM4實現了加倍的數據傳輸速率，并且在相同速率下，PAM4的奈奎斯特頻率是NRZ的一半，使得信號遭受的信道損耗大幅減少。然而隨著數據率的飛速發展，信道損耗問題越來越嚴重，制約了NRZ調制在100 Gibit/s以上高速串口中的應用。在這種情況下，PAM4逐漸取代NRZ，其奈奎斯特頻率是NRZ的一半，成為超高速串口的主流調制方式。而Duo-binary PAM4編碼在PAM4的基礎上，其奈奎斯特頻率更是PAM4的一半，如圖2所示(112 Gibit/s Duo-binary PAM4信號的奈奎斯特頻率為14 GHz，而PAM4信號為28 GHz，NRZ信號為56 GHz)，這帶來了以下好處：1) 使得信號遭受的信道損耗大幅減少，56 Gibit/s NRZ信號在奈奎斯特頻率處的損耗高達70 dB，PAM4信號降低為36.16 dB，而DB-PAM4信號降低到了20.9 dB，如圖3所示；2) 信號接收端采用同樣的采樣率可以獲得更多的采樣點，數據精度提高。

圖2 功率譜密度Fig.2 Power spectral density

圖3 信道損耗Fig.3 Channel loss

圖4所示為NRZ信號轉換成DB信號的線性模型。將兩個相鄰不相關的碼元變成相關的三電平DB信號。DB信號進行傳輸時會出現差錯傳遞，因此，在進行雙二進制轉換前加入預編碼電路來消除前后碼元的相關性[3]。

圖4 線性模型Fig.4 Linear model

預編碼實現模二相加運算，將輸入的二進制序列{bn}預編碼成為序列{dn}，即

dn=bn⊕dn-1。

(1)

電平轉換將經過預編碼的{dn}序列由單極性{0，1}轉化為雙極性碼{an}序列{-1，1}，實現功能

an=2dn-1

(2)

通過延時相加電路生產DB序列{cn}

cn=an+an-1=2(dn+dn-1-1)

(3)

化簡得

dn+dn-1=(cn/2)+1

(4)

由式(1)和式(4)將輸入序列{bn}表示為

bn=dn⊕dn-1=(cn/2+1)mod2

。

(5)

2.2 1/4速架構的4∶1 MUX設計

高速的合路器設計是SerDes發射機設計的關鍵，合路器必須要提供充足的時序裕度以保證時序的正確性[4-6]。傳統的1/2速架構合路器留給數據建立和保持的時間只有1UI，當數據率達到100 Gibit/s時，1UI僅為10 ps，為了擴展時序裕度，設計了基于4∶1合路器的1/4速架構，合路器的結構如圖5所示。其時鐘頻率是輸出頻率56 Gibit/s的1/4即14 GHz。每個脈沖產生單元在2個相差90°相位且周期是4UI寬度周期的時鐘驅動下產生1UI的數據輸出脈沖。這4個相同的脈沖產生單元然后在流水線時鐘的驅動下將4路數據串行化成1路高速的數據流輸出[7-9]。

圖5 合路器架構Fig.5 Architecture of MUX

圖6給出了4∶1 MUX的仿真輸出眼圖。從仿真結果可以看出，該結構的輸出眼寬大約是17.8 ps，且4只眼睛均勻，最大抖動為225 fs。

圖6 仿真眼圖Fig.6 Eye diagram of simulation

2.3 驅動電路設計

驅動器有兩種基本結構，即電流模驅動(Current-Mode Logic，CML)和電壓模驅動(Source-Series Terminated，SST)。在輸出相同擺幅時，電壓模驅動所需的電流僅為電流模驅動的1/4。在高速情況下，電壓模式驅動器比電流模式驅動器更快，線性度更好，并提供更好的垂直和水平眼開口，因此，本文采用SST驅動電路實現112 Gibit/s DB-PAM4。SST電路的輸出阻抗由串聯電阻和反相器輸出阻抗決定。每條支路并聯輸出阻抗設定為50 Ω，以實現阻抗匹配[10]。

為了實現SST驅動的輸出阻抗的校準，本文采用結構如圖7所示的輸出阻抗校準電路。

圖7 阻抗校準的電壓模驅動Fig.7 Voltage mode drive for impedance calibration

該電路將傳統的SST驅動電路分成N個相同、并聯連接的子單元，其中K個子單元是導通的(K

3 發射機整體仿真驗證

本文發射機是基于CMOS 28 nm工藝進行設計的。設計驗證時，采用偽隨機碼作為并行輸入數據，采用鎖相環(PLL)產生14 GHz的時鐘作為原輸入信號并進行的分頻處理給各模塊提供對應的時鐘，進行仿真驗證得到發射機的眼圖，如圖8所示。

圖8 發射機仿真眼圖Fig.8 Simulation eye diagram of transmitter

其中，6只眼睛垂直張開高度從上而下依次為80.78 mV，82.44 mV，84.12 mV，79.27 mV，88.65 mV，86.78 mV；水平張開寬度依次為14.86 ps，13.76 ps，13.86 ps，14.64 ps，13.96 ps，15.63 ps；6只眼睛垂直張開高度比例為1∶1.02∶1.04∶0.98∶1.09∶1.07。6只眼睛最小的垂直張開高度為79.27 mV；最小的水平張開寬度為13.76 ps，約為0.7UI。可以看出本文設計的發射機電路性能良好，滿足設計要求[14-17]。

4 結論

本文基于CMOS 28 nm工藝，設計了一款數據率為112 Gibit/s的Duo-binary PAM4發射機。1/4 速架構的4∶1MUX模塊采用CML結構，驅動電路采用輸出阻抗可調整的電壓模驅動，采用64 bit的偽隨機碼作為輸入數據，建立仿真測試環境。仿真測試結果表明，當發射機工作在112 Gibit/s時，MUX電路功能正確，設計的發射機能工作于設計的速率，符合設計要求。

從與其他發射機性能的對比結果可以看出，本文設計的發射機與先進的10 nm工藝設計相比，眼高有著更好的性能，與相近的40 nm工藝比，也有著功耗低的優勢。