GPS基帶SoC中軟硬協(xié)同設計

趙繼彬，黃海生，李 鑫，朱振興

GPS基帶SoC中軟硬協(xié)同設計

趙繼彬，黃海生，李 鑫，朱振興

（西安郵電大學 電子工程學院，西安 710121）

針對ARM公司的ARM926EJ-S型號硬核形式固化處理器構建的全球定位系統(tǒng)（GPS）L1波段（中心頻率為 1575.42MHz）信號基帶處理的片上系統(tǒng)（SoC）功耗高、成本高的問題，提出一種基于Cortex-M3開源軟核處理器構建的GPS基帶SoC系統(tǒng)，以實現(xiàn)處理器核的系統(tǒng)移植：針對軟件實現(xiàn)和硬件實現(xiàn)的特點，完成基帶處理的軟硬件功能劃分與協(xié)同設計；硬件部分選用Cortex-M3軟核和高級微處理器總線架構2.0（AMBA2.0）片上總線為核心進行基帶處理SoC架構設計，通過修改ARM公司提供的總線功能模塊的軟知識產權核（IP core），構建高級高性能總線（AHB）和外圍總線（APB）的總體結構，設計若干符合AMBA2.0協(xié)議的IP核，并完成基帶等相關IP核的掛接，實現(xiàn)SoC系統(tǒng)功能的擴充；軟件部分通過C語言完成對系統(tǒng)的初始化、啟動等相關配置，并編寫衛(wèi)星導航基帶電路的特定測試信號，實現(xiàn)軟件對基帶IP的靈活配置。仿真結果表明，該系統(tǒng)能夠實現(xiàn)對基帶IP的靈活配置，滿足對器件的低功耗、微集成要求。

Cortex-M3處理器；微處理器總線架構；片上系統(tǒng)；知識產權核；軟硬件協(xié)調設計

0 引言

實驗室原有基帶系統(tǒng)處理器使用高速精簡處理器（advanced RISC machines，ARM；其中RISC是精簡指令集計算機（reduced instruction-set computer）的簡稱）公司的ARM926EJ-S型號硬核處理器，系統(tǒng)結構采用ARM公司提供的基于高性能總線（advanced high performance bus, AHB）協(xié)議的功能模塊體系結構，外加全球定位系統(tǒng)（global positioning system, GPS）基帶知識產權核（intellectual property core, IP core）。仿真使用ARM公司高級微處理器總線架構開發(fā)套件中提供的通用模擬AHB總線功能模型模擬處理器的功能，通過使用特殊命令編寫仿真文件，實現(xiàn)讀寫功能，完成對GPS基帶IP寄存器相關配置。該設計原型驗證是通過板級對片外總線進行連接，不利于片上系統(tǒng)（system on chip , SoC）小型化和功耗成本的降低[1]。

基于以上分析，研究提出一種處理器軟核和總線功能模塊軟IP的集成方案[2-3]。硬件方面，在原有系統(tǒng)結構上實現(xiàn)處理器內核移植工作，重新構建基于Cortex-M3軟核的GPS基帶SoC，完成只讀存儲器（read only memory, ROM）、Cortex-M3軟核等相關IP的系統(tǒng)集成；軟件方面，通過編寫C語言完成對系統(tǒng)的初始化、啟動等相關配置，并編寫衛(wèi)星導航基帶電路的特定測試信號，實現(xiàn)軟件對基帶IP的靈活配置，并進行調試仿真驗證。

1 SoC系統(tǒng)架構

GPS基帶SoC結構如圖1所示，其仿真采用ARM公司提供的通用文件讀取主機模型（file reader master, FRM）模擬處理器的功能。該模型提供32位和64位數(shù)據(jù)位寬處理模式。本系統(tǒng)使用了32位寬文件讀取主機模型（32-bit file reader mster, FileRdMaster32），通過解譯仿真文件中特定格式激勵文件產生地址、數(shù)據(jù)、控制信息，直接控制總線活動。處理器功能模型外部通過AHB總線接口與外部AHB頂層總線系統(tǒng)（AHB Toplevel，是在ARM公司提供的總線架構上進行開發(fā)擴充的系統(tǒng)，其內部包含了基帶等相關外設）進行連接。

圖1 SoC系統(tǒng)結構

1.1 AHB FRM模型

在整個系統(tǒng)中通過ARM公司提供的一個仿真模擬器（FRM）來讀取測試文件，將測試的數(shù)據(jù)發(fā)送到總線上，以達到對寄存器控制的目的。該模型有助于模塊和系統(tǒng)的驗證，無論有沒有處理器，F(xiàn)RM都可以在高級微處理器總線架構（advanced microprocessor bus architecture, AMBA）上運行。FRM使用寄存器傳數(shù)據(jù)（register transfer level, RTL）代碼來描述其邏輯。

FileRdMaster32模型包含3個部分：File reader core、AHB-Lite to AHB wrapper、Funnel。

File reader core是模擬處理器模型的內核，其對外接口符合AHB-Lite規(guī)范協(xié)議。通過File reader core讀入仿真文件并將其解碼產生相應的數(shù)據(jù)、地址、控制信號。該內核支持在數(shù)據(jù)寬度為8、16、32和64位時執(zhí)行所有AHB突發(fā)類型，在突發(fā)傳輸類型模式下會插入忙碌狀態(tài)，并且在收到數(shù)據(jù)后會比較和預期數(shù)據(jù)的差異，在仿真期間會對數(shù)據(jù)的差異進行報告。

AHB-Lite to AHB wrapper是AHB-Lite總線接口到AHB總線接口的轉換橋路，實現(xiàn)與外部AHB總線系統(tǒng)連接。

Funnel是一個數(shù)據(jù)總線的多路復用器，用于將64位的總線連接到32位從機上，即將64位總線上的32位傳輸轉換成32位總線上的32位傳輸，對于不同位寬數(shù)據(jù)的傳輸具有可擴展性。

1.2 GPS基帶測試仿真文件

GPS測試向量主要分為3個部分，即寄存器的掃描測試、IP的功能測試以及錯誤的檢測測試。其初始輸入的測試文件基于測試要求，嚴格按照一定的命令格式編寫代碼，并生成后綴名為.M2I的文件，該文件具有可視化性，可以編寫代碼配置驗證所有模塊寄存器讀寫的功能，配置AHB總線傳輸模式及控制信號，充分模擬軟件，實現(xiàn)真實信號測試。該測試文件經過腳本文件Fm2conv.pl按其相關格式規(guī)則規(guī)范轉換成FileRdMaster32可讀取的十六進制后綴名為.M2D的文件，最后在行為模型中進行模擬仿真。轉換流程如圖2所示。

初始輸入的仿真文件主要是由命令和文字域構成，命令格式描述如表1所示，其中命令包括W寫操作命令、R讀操作命令以及P輪詢操作命令，文字域規(guī)定了字符順序，其中包括地址、數(shù)據(jù)、掩碼、傳輸數(shù)據(jù)大小、傳輸控制信號、傳輸反饋和注釋。

表1 仿真文件命令格式描述

Fm2conv.pl將ASCII命令的文件轉換成適合FRM讀取的十六進制文件。Fm2conv.pl是通過Perl語言寫的腳本文件，其功能主要檢查指定的命令是否和FRM兼容，將檢測到的可選字段按一定的格式進行輸出。在仿真初始化時，內部存儲器模塊設置在指定的文件中加載數(shù)據(jù)，并通過FRM產生總線傳輸時序。

2 Cortex-M3軟核SoC架構設計

本文設計為了兼容ARM926EJ-S硬核處理器體系結構、指令集等相關特性，綜合分析后選用ARM公司ARMv7架構的Cortex-M3開源軟核處理器[4]?；鶐oC如圖3所示，其采用Cortex-M3處理器作為核心，控制整個系統(tǒng)運行。處理器和總線架構采用AHB協(xié)議簡化版AHB-Lite協(xié)議到AHB轉接口，總線系統(tǒng)采用AHB、外圍總線（advanced peripheral bus，APB）協(xié)議作為系統(tǒng)的互連架構，將處理器核、片上ROM、隨機存儲器（random access memory, RAM）、譯碼器、選擇器、通用異步收發(fā)器（universal asynchronous receiver transmitter，UART）接口、基帶信號處理IP等相關外設系統(tǒng)集成，從而實現(xiàn)內部數(shù)據(jù)的交互應答[5-6]。

圖3 Cortex-M3基帶信號處理SoC

2.1 Cortex-M3處理器

Cortex-M3處理器采用哈佛體系結構[7]，有代碼存儲區(qū)總線（2條）、系統(tǒng)總線[8]（如圖4所示）。代碼存儲區(qū)總線負責對代碼存儲區(qū)的訪問，分別是指令總線（instruction bus, I-Code）和數(shù)據(jù)總線（data bus, D-Code）。前者用于取指，后者用于查表等操作[9]，系統(tǒng)總線用于訪問內存和外設。獨立的指令總線和數(shù)據(jù)總線使得Cortex-M3能同時取指令和訪問內存，從而提升了性能。

相較于傳統(tǒng)ARM處理器，指令和數(shù)據(jù)共用單一總線接口的處理器，它會把ROM中的數(shù)據(jù)搬移到RAM中處理，進而提升數(shù)據(jù)處理效率[10]。然而根據(jù)Cortex-M3的外部總線接口的特點，對于執(zhí)行程序代碼以及只讀數(shù)據(jù)可以通過I-Code總線和D-Code總線掛接ROM，通過System總線接口掛接RAM來存儲執(zhí)行過程中產生的臨時變量。同時，原有設計已經定義了整個系統(tǒng)的內存映射，并且與Cortex-M3規(guī)定的內存映射相互兼容。

圖4 Cortex-M3處理器結構

綜上考慮，該設計將片上ROM通過總線復用器與Cortex-M3的總線接口I-Code總線和D-Code總線相連（如圖5所示）?？偩€復用器的作用是讓指令和數(shù)據(jù)在同一個總線上傳輸，此復用器由總線控制信號完成對數(shù)據(jù)或指令總線的選斷。

圖5 總線連接

根據(jù)系統(tǒng)存儲空間的應用需求，規(guī)定了相關外設的映射地址。存儲器映射的地址范圍在0x00000000～0x1FFFFFFF的512MB 空間為代碼區(qū)。GPS基帶的地址范圍在0xC0000000～0xC1FFFFFF的32MB空間，AHB到APB連接橋、RAM模塊等其他的相關地址范圍在0x90000000～0x9FFFFFFF的256MB空間。

2.2 系統(tǒng)總線架構

SoC架構設計如圖6所示（片內接口信號說明請參考ARM公司AMBA Design Kit技術手冊），在原有AHB系統(tǒng)結構之上進行基于Cortex-M3軟核的處理器設計以及處理器和總線結構接口設計。在此基礎上完成系統(tǒng)軟件設計，其中包括系統(tǒng)的初始化引導程序及GPS基帶測試信號軟件程序。

片上AHB總線為系統(tǒng)各個IP核之間提供了一種互連以及讀取訪問的共享機制。Cortex-M3外部總線接口是基于AHB-Lite協(xié)議，對于外部AHB系統(tǒng)總線架構，采用AHB-Lite to AHB wrapper進行接口協(xié)議轉換，設計目的是使任何AHB- Lite主機都能連接到標準的AHB總線。

AHBTopLevel是在ARM公司提供的總線架構上進行開發(fā)擴充的系統(tǒng)，其內部基于AHB規(guī)范，所有主總線的輸出都是多路復用，因此只有被授予總線的主總線才能訪問。類似地，所有從機的輸出也是多路復用，因此只有被訪問的從機才將其響應放在總線上。這種方法不適用于不同的主機和從機在不同的芯片甚至開發(fā)板上的模塊化開發(fā)。因為系統(tǒng)中實現(xiàn)總線的連接需要大量的信號線來連接芯片和主板。為了解決這個問題，在基于Cortex-M3的基帶SoC系統(tǒng)設計時，外部處理器接口與總線系統(tǒng)連接時使用了三態(tài)緩沖區(qū)來改善這一問題。

圖6 SoC接口結構

2.3 軟件系統(tǒng)設計

軟件系統(tǒng)具備測試GPS基帶IP內部寄存器以及評估結果輸出的功能，對于預期數(shù)據(jù)在編寫軟件程序中得以體現(xiàn)，若輸出不一致，則會在仿真報告中或通過仿真波形中看到。基于上述搭建的硬件系統(tǒng)，針對測試要求編寫測試驗證程序，通過Keil uVision5軟件開發(fā)工具編譯調試，生成十六進制文件，加載到基于RTL的仿真驗證環(huán)境中運行。

啟動代碼的開發(fā)。啟動代碼是提前燒寫在ROM中，上電后整個基帶系統(tǒng)首先要執(zhí)行的一段程序代碼。其作用是負責執(zhí)行處理器從“復位”到開始執(zhí)行“主函數(shù)”之間這段時間（稱為啟動過程）必須完成的向量表定義、初始化[11]等工作，這個啟動過程正是啟動代碼執(zhí)行的過程。

本次設計采用Cortex-M3軟核進行開發(fā)，代碼區(qū)內存尋址范圍為512MB，開辟ROM起始地址內存大小為32kB來存放主程序。在跳轉到main函數(shù)執(zhí)行之前需要執(zhí)行的啟動過程如圖7所示。

1）SoC系統(tǒng)上電后，程序默認從ROM可執(zhí)行映像文件中的入口地址0開始啟動。

2）初始化堆與棧的空間大小，并指定棧頂?shù)刂贰?/p>

3）根據(jù)硬件結構相應外設初始化中斷向量表。

4）加載復位處理函數(shù)Reset_Handler。

5）執(zhí)行復位，處理器的工作狀態(tài)切換為線程模式，開始正常工作。

圖7 啟動過程流程

系統(tǒng)啟動后，首先要執(zhí)行啟動程序，完成一系列初始化工作，然后跳轉到具體的用戶主程序即main函數(shù)去執(zhí)行操作[12]。

主程序設計，針對GPS基帶IP的測試需求，軟件系統(tǒng)能夠對GPS基帶IP的測試相關模式進行配置和信號控制，測試寄存器的讀寫、不同模式下信號掃描控制，設置GPS基帶內部不同通道工作的相關參數(shù)，使其能夠進行捕獲、跟蹤控制。圖8描述了其運算、寄存器讀取、計算和寫入的詳細過程。

通過編寫仿真文件主函數(shù)控制程序，最終完成了以上測試，滿足其功能、性能測試的要求。

圖8 軟件對基帶IP頂層控制流程

3 仿真與結果分析

該系統(tǒng)NC-Verilog對系統(tǒng)模塊功能進行仿真驗證。為了驗證基帶處理SoC架構及功能的正確性、合理性，該設計中選取Cortex-M3處理器和外部總線接口的信號以及基帶外部接口信號2個關鍵點進行測試仿真，分析了TimeA時刻C014004C地址寄存器寫入0000004C數(shù)據(jù)并讀出的波形（如圖9所示）。

圖9 處理器輸出接口信號仿真波形

從圖9可以看出，TimeA時刻，在地址周期通過HADDRM1、HBURST、HWRITE等信號傳輸?shù)刂泛涂刂菩畔?，?shù)據(jù)周期通過HDATAM1傳輸數(shù)據(jù)。當HREADYM1拉高，HWRITE拉高，在地址周期時鐘上升沿，地址C014004C通過總線傳輸，下個時鐘沿到來時（數(shù)據(jù)周期），數(shù)據(jù)0000004C通過總線寫入寄存器。讀操作時，等待HREADYM1信號拉高，地址周期傳輸相應的地址和控制信息，此時HWRITE拉低，在數(shù)據(jù)周期將C014004C地址中的數(shù)據(jù)讀出。處理器在50MHz時鐘下連續(xù)讀寫操作如圖10波形所示，可以看出讀寫數(shù)據(jù)準確性以及執(zhí)行效率，數(shù)據(jù)傳輸位寬為32bit，該系統(tǒng)架構吞吐量的最大理論帶寬是 200MB/s，受總線傳輸授權、信號握手等環(huán)節(jié)影響，傳輸利用率可達到95%。

從圖11基帶接口信號仿真波形可以看出，當GPS_SEL拉高時，HREADYin拉高，總線開始傳輸相應的控制信息和地址信息，在數(shù)據(jù)周期將數(shù)據(jù)寫入GPS基帶模塊。符合軟件控制和時序要求。

圖10 處理器輸出接口仿真波形

圖11 基帶接口信號仿真波形

綜上所述，處理器與外部總線系統(tǒng)接口信號及基帶模塊外部接口滿足總線傳輸?shù)臅r序要求，同時符合軟件程序對基帶系統(tǒng)的配置要求。對比原有系統(tǒng)信號，波形大體相同，可判定電路工作正常，達到預期要求。

4 結束語

本文介紹了SoC的系統(tǒng)總線架構設計，重點介紹了處理器移植過程中接口設計以及軟硬件協(xié)同設計。該系統(tǒng)基于AMBA總線協(xié)議實現(xiàn)開源軟核處理器和可復用IP核的集成，降低了購買處理器的成本。定制的專用SoC內部布線相較于原來硬核處理器和FPGA板級互連結構降低了互連功耗。系統(tǒng)最終通過軟硬協(xié)同仿真驗證，實現(xiàn)了衛(wèi)星導航基帶電路的特定測試信號對基帶IP的靈活配置。

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Software and hardware cooperative design in GPS baseband SoC

ZHAO Jibin, HUANG Haisheng, LI Xin, ZHU Zhenxing

（School of Electronic Engineering, Xi’an University of Post and Telecommunication, Xi’an 710121, China）

Aiming at the problems of high power consumption and high cost of the system on chip (SoC) of the global positioning system (GPS) L1 band (center frequency: 1575.42MHz) signal baseband processing constructed by the ARM926EJ-S hard core solid core processor, a GPS baseband SoC system based on the Cortex-M3 open-source soft core processor planned by ARM DesignStart was proposed to realize the system transplantation of the core: according to the characteristics of software and hardware implementation, the software and hardware function division and collaborative design of baseband processing were completed; in the hardware part, the Cortex-M3 soft core and the advanced microprocessor bus architecture 2.0 (AMBA2.0) on-chip bus as the core were selected to carry out the baseband processing SoC architecture design; by modifying the soft intellectual property (IP) core of the bus function module provided by ARM company, the overall structure of advanced high performance bus (AHB) and advanced peripheral bus (APB) bus was constructed, several IP cores conforming to AMBA2.0 protocol were designed, and the connection of baseband and other related IP cores was completed; then the function of SoC system was expanded; meanwhile, in the software part, the initialization and startup of the system were completed by C language, and the specific test signal of the satellite navigation baseband was written to realize the flexible configuration of the baseband IP by the software. Simulational result showed that the system could realize the flexible data configuration of baseband system, and meet the requirements of low power consumption and micro integration of devices.

Cortex-M3 processor; advanced microcontroller bus architecture; system on chip; intellectual property core; software and hardware cooperative design

P228

A

2095-4999(2023)01-0163-07

趙繼彬，黃海生，李鑫，等. GPS基帶SoC中軟硬協(xié)同設計[J]. 導航定位學報, 2023, 11(1): 163-169.（ZHAO Jibin, HUANG Haisheng, LI Xin, et al. Software and hardware cooperative design in GPS baseband SoC[J]. Journal of Navigation and Positioning, 2023, 11(1): 163-169.）DOI:10.16547/j.cnki.10-1096.20230125.

2022-09-02

陜西省重點研發(fā)計劃項目（2022GY-011）。

趙繼彬（1997—），男，山東聊城人，碩士研究生，研究方向為數(shù)字集成電路設計。

黃海生（1964—），男，陜西榆林人，碩士，教授，研究方向為專用集成電路設計與系統(tǒng)研究。