基于GND 采樣技術的逐次逼近型模數轉換器設計

葉茂 ，楚銀英 ，趙毅強 ?

（1.天津大學 微電子學院，天津 300072；2.天津大學 天津市成像與感知微電子技術重點實驗室，天津 300072）

隨著仿生機器人和可穿戴電子設備的發展，柔性壓力傳感器得到了廣泛的應用.柔性壓力傳感器從測量原理上可以分為壓阻式、電容式和壓電式等不同類型.柔性壓阻式壓力傳感器利用壓阻效應將施加在應變片上的壓力變化轉換為電阻的變化，并通過電橋電路產生與壓力相關的輸出電壓.與其他類型的柔性壓力傳感器相比，柔性壓阻式壓力傳感器結構簡單、靈敏度高、制備流程少、測量電路簡單、能耗低［1］，因此成為電子皮膚［2］、健康監測［3］等領域的最佳選擇.

通常而言，可穿戴電子設備所檢測的信號頻率較低［4-5］，對于壓力傳感器的需求主要為高靈敏度和低功耗.而ADC 作為柔性壓力傳感器陣列讀出電路的核心模塊之一，是連接傳感器陣列和后端數字處理電路的重要橋梁，其性能制約著整個傳感器系統的功能和精度.所以，應用于電子皮膚、健康監測領域的柔性壓阻式壓力傳感器陣列迫切需要高性能低功耗的ADC.

與其他ADC 相比，SAR ADC 具有結構簡單、功耗低等優點，十分契合電子皮膚或健康監測的應用需求.因此，本文設計了一款低功耗SAR ADC 來實現柔性壓阻式壓力傳感器傳感信號的數字化，并且通過流片測試對該設計進行了性能測試和可行性驗證.

1 SAR ADC整體架構

圖1 為本文所設計的基于GND 采樣［6］的SAR ADC 整體架構圖，ADC 主要由采樣保持電路、比較器、分段電容陣列以及SAR 邏輯控制單元組成.其中，分段電容陣列由一個6 位主DAC 和6 位子DAC組成，兩部分由橋接電容Cb連接在一起.與傳統架構相比，分段電容陣列整體只需130 個單位電容（單端）即可實現12 位DAC 的功能，大大降低了DAC 所需單位電容的數目，從而降低了電容陣列的切換功耗和版圖面積［7］.DAC 的前5bit MSB 采用溫度計編碼，并利用動態元件匹配技術降低電容失配對電路性能的影響.此外，采樣開關使用柵壓自舉的結構來降低采樣帶來的失真，并且只采用MSB 部分進行采樣，在MSB 部分增加一個單位電容代替LSB 部分進行采樣.而比較器則采用帶有兩級預放大器的全差分比較器架構，以實現低失調和噪聲.SAR 邏輯則使用了自定時同步時序，緩解了對DAC 建立時間的要求，并增加了預放大器復位相，以加快預放大器的響應速度.

圖1 SAR ADC整體架構Fig.1 Overall structure of SAR ADC

1.1 基于GND采樣的單調開關切換方案

本文所設計的SAR ADC 采用了基于GND 采樣的單調開關切換方案，如圖2所示.

圖2 基于GND采樣的單調開關切換方案的DAC輸出Fig.2 DAC output voltage with ground sampling switching

傳統的單調開關切換方案［8］是基于上極板采樣，考慮上極板對地的寄生電容Cp，Cp上極板的電壓在采樣階段時為輸入信號，在轉換結束后變為GND，因此Cp上存儲的電荷量在轉換階段發生了改變，這會對ADC 的性能造成一定影響.而采用基于GND 下極板采樣時，Cp上極板的電壓在采樣階段和轉換結束后都保持GND 不變，因此寄生電容不會給ADC造成非線性的問題.

本文所設計的SAR ADC 在采樣階段只有MSB部分進行采樣，MSB部分正負兩端上極板接GND，正端（P端）下極板接輸入信號Vip，負端（N端）電容下極板接輸入信號Vin，LSB 部分電容下極板接Vrefp.因此，電容陣列的總電荷為：

式中，CMt為MSB 部分總電容，CLt為LSB 部分等效總電容.

在采樣階段結束時，上極板開關先斷開，所有電容的下極板接Vrefp，有：

式中，CTotal=CMt+CLt，為DAC陣列總電容.

根據電荷守恒：

式中，K=CMt/CTotal.

以圖2為例，采樣階段結束后，VTOPP>VTOPN，比較器由CLK 下降沿觸發，開始進行首位的比較，DP=1，Dn=0.因此，P 端最高位電容器下極板電壓由Vrefp切換至Vrefn，N 端最高位電容器下極板電壓保持Vrefp不變.由電荷守恒可知，

式中，C11為首位對應的電容值，大小為0.5CMt.

由此可見，雖然采樣階段僅采用了MSB 部分進行采樣，使得采樣電壓乘以系數K，但在逐次逼近階段，上極板的電壓改變量0.5Vrefp也乘以了系數K，故不會影響ADC 的轉換結果，但對比較器的最小分辨電壓提出了高的要求.隨后重復上述步驟，獲得12bit的量化結果.

本文采用的改進的單調開關切換方案不需要共模電平，大大簡化了開關的復雜度，而且在逐次逼近過程中僅存在由高電平向低電平的切換，而不存在由低電平向高電平的切換，因此縮短了電路的切換時間，有利于提高電路的響應速度.

1.2 失配誤差校準

分段式SAR ADC 線性度取決于電容陣列的失配誤差，可以通過校準技術進行補償，然而這種方法會增大設計的難度，消耗大量的硬件成本［9］.此外，ADC 的線性度還可以使用動態元件匹配技術（Dy?namic Element Match，DEM）來改善，但是這種方法的控制開銷會隨著位數的增加而呈指數式上升，因此所適宜的位數不應該太多.

本文采用了由偽隨機碼控制的動態元件匹配技術［10］，將5bit MSB 二進制數字碼控制的DAC 陣列拆分成由32 個溫度計碼控制的最小單元，然后通過一個蝶形元件選擇邏輯（Element Selection Logic，ESL）來對這些最小單元進行隨機選擇.以3bit 輸入為例，本文采用的基于偽隨機碼控制的蝶形網絡如圖3 所示.通過這種方法，由于電容失配誤差而引起的諧波失真將被隨機化為白噪聲，從而提高了ADC 的無雜散動態范圍SFDR，而無需額外的數字處理電路.

圖3 基于偽隨機碼的蝶形網絡（3bit為例）Fig.3 Butterfly network based on pseudorandom code（example of 3-bit butterfly elements）

為了驗證動態元件匹配技術對電容失配問題有良好的緩解作用，本文采用MATLAB 對于所設計的SAR ADC 建立了行為級模型，模型量化過程中只引入量化噪聲.取輸入頻率為采樣頻率的43/（212），電容失配的標準差為0.5%時，有無DEM 時的輸出頻譜圖如圖4 所示.使用DEM 前后的無雜散動態范圍SFDR 分別為76.9 dB 和92.6 dB.可以看出，當采用DEM時，諧波被打散，ADC性能得到提升.

圖4 采用DEM技術前后ADC輸出頻譜圖Fig.4 ADC output spectra with DEM on and off

本設計中，用偽隨機序列控制最小單元電容，因此失配噪聲將被轉換為白噪聲，如果選擇其他的控制序列，例如數據加權平均算法DWA［11］，則可以將失配誤差進行一階整形，ADC 的性能也可以得到進一步提升，但是算法和電路的復雜性將進一步增加.

2 具體電路設計

2.1 采樣保持電路

采樣保持電路是模數轉換器設計的重要電路之一，其精度直接影響著ADC的轉換精度，它的速度則決定了整體電路處理信號的速度.為了解決采樣時的非線性問題，常采用柵壓自舉開關電路［12］.

本文所采用的柵壓自舉開關電路結構如圖5 所示，當CK 為低電平時，CKN 為高電平，NM0 導通，C0的下極板電壓放電至GND.NM5 和NM6 導通，CK_BOOT 被置于GND，因此PM0 導通，C0的上極板電壓充電至VDD，自舉開關NM2 關斷，電路處于保持階段；當CK 為高電平時，CKN 為低電平，PM1 導通，CK_BOOT 被置于VDD，NM1 導通，C0下極板的電壓從0 變為VI，由于C0兩端電勢差保持不變，所以C0上極板電壓會相應提升到VDD+VI，從而NM2 管的柵源電壓VGS不會隨VI的變化而變化，即導通電阻與VI無關，因此采樣信號不會產生高次諧波失真.

圖5 柵壓自舉開關Fig.5 The bootstrapped switch

圖6 為本文設計的柵壓自舉開關在不同階段下的工作狀態仿真圖.從圖中可以看出，當CK 為高電平時，電路處于自舉階段（或采樣階段），CK_BOOT被抬高為VDD+VI，VOUT始終跟隨輸入信號VI，此時CDAC 上極板電壓VTOP保持為GND；當CK 為低電平時，CK_BOOT 同樣也為低電平，CDAC 上極板電壓VTOP將保持K×(Vrefp-VI)不變.

圖6 柵壓自舉開關波形圖Fig.6 Waveforms of bootstrapped switch

為了驗證采樣保持電路能否滿足ADC線性度的要求，通過輸入正弦信號對于采樣開關進行功能驗證，對VTOP取4 096 個點進行FFT 分析，結果如圖7 所示.由圖可知，采樣保持電路的SFDR 為111.76 dB，SNDR 為104.24 dB，能夠滿足12 bit架構的SAR ADC對于采樣保持電路的需求.

圖7 采樣保持電路輸出頻譜圖Fig.7 S/H circuit output spectra

2.2 低失調電壓比較器

比較器模塊是ADC 電路中關鍵模塊之一，它的精度和速度直接影響著整個SAR ADC 的精度和速度.為了降低比較器的失配所帶來的直流失調，電路采用了全差分設計，并使用自動校零技術［13］來消除大部分失調電壓.圖8 是本文所設計的全差分比較器電路結構圖，它采用二級預放大自動校零技術來消除失調電壓.

圖8 使用自動校零技術全差分比較器Fig.8 Differential comparator uzing auto-zero calibration

在失調電壓校準階段，開關S0～S5閉合，CDAC 上極板電壓VIP和VIN置為0，電容陣列基于GND 進行采樣.兩個預放大器輸入端短接，C0～C3的上極板被充電至VCM，被預放大器放大后的失調電壓被存儲在電容C0～C3上（大小都為C）.C0～C3電容存儲的電荷分別為：

其中，Av 是預放大器的增益，VOS為預放大器的輸入失調電壓.

在比較器工作階段，開關S0～S5斷開，比較器正常工作.此時，DAC 上極板由GND 變為輸入信號，此時C0-C3電容上的電荷分別為：

其中，V0～V3分別為C0～C3電容上極板電壓.

根據電荷守恒，并考慮到開關S2～S5的電荷注入效應，可得殘余輸入失調電壓為：

其中，?Q0為開關S2、S3向電容C2、C3的注入電荷失配量，?Q1為開關S4、S5向電容C4、C5的注入電荷失配量.

由式（7）可以看出，二級預放大的輸入等效失調電壓VOS0、VOS1將被完全抵消，后級鎖存器的輸入等效失調電壓VOSL會被除以預放大器的增益Av1×Av2，從而實現了比較器低失調電壓和低噪聲的設計.此外，在每一位比較完成后，預放大器輸出節點短接，將預放大器輸出復位，加快預放大器的響應速度.

為了驗證比較器是否滿足低失調電壓的要求，本文對比較器的失調電壓進行了200 次蒙特卡洛仿真，仿真結果如圖9 所示.由圖可知，自動校零技術顯著降低了比較器輸入失調電壓的范圍，失調電壓的均值μ=-156.966 μV，方差δ=453.674 μV.

圖9 比較器輸入失調電壓蒙特卡洛仿真圖Fig.9 Monte Carlo simulation diagram of comparator input offset

2.3 SAR邏輯控制及寄存器電路設計

本文中ADC 采用自定時同步時序［14］，與傳統同步時序相比，自定時邏輯能夠更好地提高DAC 和預放大器的效能，降低動態功耗.傳統的同步時序每位的位轉換如圖10（a）所示，比較器由CLK 下降沿觸發，鎖存比較器經過t_latch得到穩定判決，而SAR 邏輯控制電路則工作在下半個周期，DAC 和預放大器隨后開始建立.為了保證下一位的位轉換能夠正確判決，DAC 和預放大器的建立時間t_dac 和t_pre 均應小于半個時鐘周期，增加了設計難度.而本文使用的自定時同步時序圖如圖10（b）所示，比較器得到穩定的輸出結果后，SAR 邏輯立即開始工作，經過一定的邏輯延時DAC 也開始建立，此時預放大器輸出端進行復位，并在下半個周期來臨時開始工作.與傳統的同步時序相比，自定時同步時序控制放寬了對邏輯電路的延遲和 DAC 建立時間的要求，并加快了預放大器的響應速度，有利于實現高速SAR ADC.

圖10 傳統和自定時SAR邏輯時序圖Fig.10 Timing diagram of conventional and self-timed SAR logic

逐次逼近寄存器SAR 電路是SAR ADC 時序控制電路的核心部分，主要由移位寄存器和數據鎖存器構成，如圖11 所示.當采樣時鐘為高電平時，--------RST 置1，將鎖存器復位.在轉換階段，當比較器穩定輸出后，CK_SAR 置為高電平，移位寄存器產生時鐘控制信號CK<11：0>，控制數據鎖存器接受比較器結果DI，并將其鎖存為D<11：0>，并控制DAC下極板開關切換.其中，D<11：7>經過譯碼器轉換為溫度計編碼，控制32 個MSB 最小單元電容，D<6：0>則直接經過兩級反相器控制LSB部分電容下極板接Vrefp/Vrefn.

圖11 SAR電路原理圖Fig.11 SAR schematic diagram

2.4 電容陣列

本文采用MIM電容，單位電容的尺寸為10 μm ×10 μm，單位電容值約為96.9 fF.對于采用本文分段結構的12 bit 差分SAR ADC 每端的電容陣列均需要130 個單位電容和一個橋接電容.包括dummy 電容在內，該SAR ADC 兩端的電容陣列版圖共占用了2 × 240 μm × 245 μm 的有效面積，約占據整個核心版圖面積的32%，DAC電容布局示意圖如圖12所示.其中，d 為dummy 電容；Cb 為橋接電容；數字0～6 為LSB 部分7 位電容，由二進制碼控制；T0～T31 為MSB部分電容，由溫度計碼控制.

圖12 DAC電容布局示意圖Fig.12 The diagram of DAC capacitors layout

3 仿真及測試結果

本文所設計的SAR ADC 基于SMIC 0.18 μm 的 CMOS 工藝環境完成了流片，圖13 為芯片的顯微鏡照片，整個ADC 版圖面積約為630 μm × 575 μm.由于內核面積較小，所以在剩余空間內對模擬電源和地、數字電源和地、正參考和負參考間加入大量耦合電容來抑制共模耦合噪聲.由于電容失配對ADC 性能影響較大，綜合對靜態指標和動態指標的考量，ADC 在實際使用中舍去了最后一位的量化結果，僅作為11bit進行輸出.

圖13 SAR ADC顯微鏡照片Fig.13 Microscope photos of SAR ADC

圖14 為芯片DNL/INL 實測圖，使用DEM 后INL=+0.47LSB/-0.63LSB，DNL=+0.28LSB/-0.76LSB.從圖中可以看出，ADC 的INL 和DNL 每隔32 個碼字就會發生一個較大的跳變，這可能是子DAC 的電容失配造成的.當輸入信號為2 639.77 Hz時，使用邏輯分析儀采樣214個點，并對結果進行FFT分析，結果如圖15所示.芯片的信噪失真比SNDR 為65.0 dB，無雜散動態范圍為77.8 dB，有效位數達到了10.51 bit.從圖中可以看出，ADC 仍存在較明顯的諧波失真，DEM對于電容失配的校準功能仍需要進一步改良.圖 16 為不同輸入信號幅度下ADC的信噪失真比對比.

圖14 芯片DNL/INL實測圖Fig.14 Measured diagram of DNL/ INL

圖15 芯片在輸入信號為2 639.77 Hz 時輸出頻譜圖Fig.15 Chip output spectra with 2 639.77 Hz input signal

圖16 不同輸入信號幅度下SNDR測量結果圖Fig.16 SNDR versus different input amplitude

在1.8 V電源電壓下，本文設計的SAR ADC整體功耗為25.7 μW，FoMs為164.88 dB，FoMw為70.5 fj/step.其中，功耗占比最高的模塊是比較器，主要是由于比較器的預放大級有直流功耗，在整個工作過程中都不會關閉.輸入信號采樣階段，比較器需要做失調校準，而在轉換階段，比較器一直處于比較和復位過程中.SAR ADC的功耗分布圖如圖17所示.

圖17 SAR ADC功耗分布圖Fig.17 Distribution of SAR ADC power consumption

表1 對本文設計的SAR ADC 的性能進行了總結，并與近五年相關文獻所提出的SAR ADC 性能進行對比.從表中可以看出，本文設計的SAR ADC 性能較好，在線性度、功耗、帶寬、面積等方面具有良好的折中.

表1 SAR ADC性能總結及對比Tab.1 Summary and comparison of SAR ADC performance

4 結論

本文基于柔性皮膚壓力傳感器對于后端處理ADC 的要求，設計了一款基于GND 采樣的SAR ADC，在DAC陣列采用分段式電容結構，以降低電容陣列的切換功耗，并減小芯片面積.此外，動態元件匹配技術的使用緩解了電容陣列失配對于ADC線性度的影響.最后，對芯片進行流片測試，測試結果證明，所設計的SAR ADC 基本上達到了預期目標，但是仍需進一步優化.可以進一步優化版圖布局，改善因電容呈單調排列而可能引起的諧波失真［20］；減小主DAC 和子DAC 之間的dummy 電容寬度，有益于降低LSB 部分上極板金屬走線到dummy 的寄生，從而優化LSB 部分線性度.此外，還可以使用單位電容代替分數型橋接電容，改善橋接電容失配對于ADC 線性度的影響.