基于FPGA 的帶包覆層管道脈沖渦流在役檢測系統設計

黃文豐，楊 帆，付躍文，李朝陽

（1.南昌航空大學 無損檢測技術教育部重點實驗室，南昌 330063；2.佛山市地鐵運營有限公司，佛山 528000）

帶包覆層管道被廣泛應用于核電領域以及特種設備中，對易發生腐蝕的管道位置常用超聲檢測或導波檢測進行定期檢測[1]。傳統的檢測手段需要拆除部分或全部包覆層進行檢測，脈沖渦流檢測（pulsed eddy current testing，PECT）作為一種非接觸式檢測手段可以實現管道帶包覆層檢測[2-3]。目前PECT 研究主要集中在檢測信號處理，根據不同檢測對象，使用合適的算法在上位機對厚度或缺陷進行識別，而對實現在役檢測帶包覆層管道和識別局部缺陷的相關系統研究較少，對能夠采集PECT 信號和有效識別厚度和缺陷的儀器存在巨大需求。現場可編程門陣列（FPGA）作為硬件電路，內含大量可通過編程連接的邏輯資源，具有并行處理能力、可重構和低功耗的優點，被廣泛應用于信號采集及處理系統。對于PECT，使用FPGA 運算速度更快，根據不同檢測需求，方便更新內部邏輯實現不同算法，同時減少對上位機設備的需求，實現微型化系統。

針對帶包覆層管道檢測，文獻[4]通過計算在一定信號幅值區域內信號斜率變化識別不同厚度的檢測信號；文獻[5]通過改變PECT 探頭聚焦特性提升帶包覆層管道局部腐蝕缺陷檢測能力；文獻[6]通過對不同厚度非鐵磁性鋼板PEC 信號分析，并提取斜率特征量進行厚度檢測；文獻[7]利用射線檢測，無需拆除包覆層，可對帶包覆層管道局部缺陷進行設備不停機定期檢測，但射線檢測時對作業環境需要戒備，具有一定危險性；文獻[8]指出定期檢測以及抽樣檢測無法規避日常運行中因腐蝕缺陷造成的管道容器泄漏風險，對在役設備進行在線監測尤為關鍵；文獻[9]搭建物聯網分析平臺，對油氣輸送管道實時監控并確定缺陷位置。

針對帶包覆層管道設計一套可識別局部缺陷的在役檢測系統，有利于提高生產效率以及維護生產安全。本文設計利用FPGA 作為主控芯片設計一款脈沖渦流在役檢測系統，利用FPGA 的并行計算能力和可重復編程的特點，搭配低噪聲高增益的信號調理電路和24 位模數轉換器，采集PECT 信號，并在FPGA 上實現對缺陷檢測算法，實現在役檢測帶包覆層管道的腐蝕情況。

1 系統設計思路

脈沖渦流檢測技術是一種新興的無損檢測技術，與常規渦流檢測相比，其激勵信號是方波，具有更強的能量檢測金屬構件深層缺陷或減薄，可在不拆除保溫層情況下，在役檢測金屬構件，被運用于帶包覆層管道檢測。其原理為對激勵線圈施加方波，方波下降沿時的渦流感應信號將反映構件的厚度情況，如圖1 所示。當出現腐蝕、減薄或缺陷時，感應信號衰減曲線衰減加快，衰減曲線的斜率變化反映被測構件的健康狀況，其示意圖如圖2所示。

圖1 檢測原理示意圖Fig.1 Schematic of detection principle

圖2 檢測信號示意圖Fig.2 Schematic of detection signal

所設計的脈沖渦流在役檢測系統，在被測帶包覆層管道的易發生腐蝕缺陷的位置上放置聚焦探頭，系統定時采集各個探頭的感應渦流信號，根據探頭檢測信號的變化來判斷構件的腐蝕情況并報警。

2 系統實現

系統由上位機、FPGA 模塊、信號采集模塊、信號發生器、PECT 探頭組成，如圖3 所示。系統根據輸入參數設置激勵信號頻率，通過控制信號發生器對探頭發射雙極性脈沖信號，探頭接收線圈上的感應渦流信號通過信號調理電路進行放大，在A/D 轉換電路中轉換成數字信號傳輸到FPGA 內進行數據濾波處理。系統將采集正常管道的數據作為參考信號，后續采集信號將與該參考信號運算比對，計算得出檢測信號與參考信號之間的斜率變化，使用信號末端斜率作為對腐蝕缺陷的識別特征，分析腐蝕深度程度，并將結果上傳到上位機存儲。系統可設置時間，定時檢測各個位置腐蝕缺陷情況。

圖3 檢測系統示意圖Fig.3 Schematic of detection system

2.1 信號調理電路

帶包覆層管道的脈沖渦流檢測信號后期幅值極小，接近幾微伏甚至納伏級別，且容易被噪聲淹沒，因此需要在采集信號前進行放大處理。選用ADI公司的儀表放大器AD8253 芯片，具有出色的直流低噪聲性能，三運放拓撲結構能夠濾除共模噪聲信號，放大倍數可通過增益引腳被設為1、10、100、1000 倍，如表1 所示。

表1 增益控制Tab.1 Gain control

信號從探頭差分輸入到AD8253，控制放大倍數，將后期信號放大至后續識別處理的幅值范圍，其原理圖如圖4 所示。

圖4 AD8253 原理圖Fig.4 Schematic of AD8253

2.2 ADC 采樣電路

系統模數轉換器選擇Ti 公司的ADS1256，是一款24 位Σ-ΔADC，其信號有效位為23 位，輸入為8通道單端輸入或可配置為4 通道差分輸入，輸入范圍為±5 V，采樣率最高可達到30 kSPS。ADS1256 通過SPI 協議進行控制，通過寫入內部寄存器來設置采集通道、采樣率和控制信號采集轉換等，其時序圖如圖5 所示。

圖5 ADS1256 時序圖Fig.5 ADS1256 timing

設計中將ADS1256 作為從機，在激勵方波下降沿時，FPGA 控制ADS1256 進行采集，在SCLK 下降沿，ADS1256 讀取指令并寫入寄存器，FPGA 從最高位開始讀取采樣數據，在更改采樣通道時，FPGA 對ADS1256 寫寄存器指令進行重新配置。ADS1256 通過寄存器來控制采集通道，寫寄存器格式為4 位寫寄存器指令，8 位地址，16 位寄存器數據，寄存器數據后8 位決定寄存器執行命令。通道寄存器后8 位命令字配置如表2 所示。ADS1256 原理圖如圖6 所示。

圖6 ADS1256 原理圖Fig.6 Schematic of ADS1256

2.3 信號處理

由于檢測環境復雜多變，檢測信號可能夾雜著干擾引起的噪聲，主要有白噪聲和周圍磁場突變引起的尖突噪聲等，需要濾除高頻噪聲和尖刺。Savitzky-Golay 卷積平滑算法能有效濾除信號中的高頻部分和劇烈毛刺，平滑信號，用于后續計算曲線擬合斜率，具體操作方法如下：

取信號任一時間點的值y，有：

式中：ai為權重。取半個時窗寬度為N，進行k 階擬合則有以下方程：

式中：Y*為時窗擬合數據；E 為殘差。

由實際檢測數據可得式中A 的最小二乘積：

式中：Y 為時窗內實際檢測數據，由此可得時窗內擬合數據為

通過計算可得X（XT·X）-1XT，選用中間行數值作為系數，每個時窗中心數據y*為

式中：yi為時窗內實際檢測數據；hi為多項式擬合系數。

令N=12、k=6 對時窗內數據進行擬合，通過式（6）求出參數，確定好參數后，在FPGA 上進行運算得到平滑數據。

脈沖渦流檢測信號在單對數坐標系如圖7 所示，通過計算某個電壓幅值范圍內的斜率，判斷該信號所處位置是否有缺陷。

圖7 脈沖渦流信號原理圖Fig.7 Schematic of pulsed eddy current testing signal

在一個幅值范圍內，檢測斜率k 存在關系：

根據實驗可得出被測帶包覆層管道的斜率區分幅值范圍，在FPGA 上為了節省芯片內部資源和運行時間，可通過判斷信號在此區域內的時間長度來區分管道缺陷大小。管道缺陷位置檢測信號在區域內的時間長度會小于正常管道檢測信號，故當區域內的時間長度小于所設置的閾值時，系統將會在該位置上的探頭報警。

2.4 FPGA 代碼設計

使用Verilog HDL 語言編寫FPGA 各個模塊，包括ADC 控制模塊、算法運算模塊、時鐘分頻模塊和通信模塊等，實現激勵探頭、信號采集處理及通信。

2.4.1 激勵和采集模塊

模塊定時對功率放大器發送雙極性方波信號，方波下降沿同步觸發采集模塊，控制ADC 采集檢測信號，參考信號存入一個RAM 中，其他檢測信號將存入另一個RAM 中，方波上升沿采集結束后，數據進行后續降噪處理。

2.4.2 信號處理模塊

在完成一次采集后，對緩存數據進行平滑濾波處理，先求出Savitzky-Golay 卷積平滑算法參數。利用FPGA 計算時窗內各個數據與系數之間乘積，計算浮點數乘法會占用過多乘法器資源，因此利用數據右移代替數據與浮點數乘法，比如與系數0.042146 相乘，等效成數據右移5 位、7 位、9 位、10位后再求和。該模塊每處理一個數據需要25 個數據進行處理，降噪數據前12 個數據和最后12 個數據與原數據相等，因此結果會延遲采集數據13 個系統時鐘。每個數據處理后與所預設的幅值區域比較，當采樣數據進入該區域內時開始計時，與參考信號比較在該區域內的時鐘數，判斷該管道位置有無缺陷。當檢測信號在區域內的時鐘數超出所設閾值范圍，系統將對該位置進行報警，并將檢測數據保存至RAM 中并上傳至上位機。

3 試驗結果

實驗使用長度800 mm、外徑120 mm、內徑100 mm 的20# 碳鋼管道，管道中部外表面有一個40×40×3（mm3）的局部缺陷。在40 mm 提離下，激勵信號為4 Hz 的5 V 雙極性方波信號，放大1000 倍采集帶包覆層碳鋼管道的感應信號，將采集數據上傳至上位機，檢測系統實物如圖8 所示。

圖8 系統實物圖Fig.8 Physical diagram of the system

根據式（6）預先計算好濾波算法所需參數和判斷缺陷的閾值，所得參數如表3 所示。

表3 Savitzky-Golay 擬合參數Tab.3 Savitzky-Golay fit parameters

使用片上邏輯分析儀（ILA）抓取FPGA 采集模塊內部信號，圖9 所示為SPI 通信管腳的電平變化時序圖，實際采樣率為30120 Hz。

圖9 ADS1256 實際時序圖Fig.9 ADS1256 actual timing

圖10 所示為脈沖渦流檢測信號與降噪后的信號，Savitzky-Golay 算法可有效去除信號中的噪聲和脈沖，使檢測信號平滑，在半對數坐標系下，處理后的檢測信號在預設的幅值范圍內遞減。選取合適的采集信號作為參考信號。與傳統PC 機上進行運算對比，使用FPGA 進行處理的速度大大提高，比PC機快120 倍。

圖10 脈沖渦流檢測信號Fig.10 Pulsed eddy current detection signal

按表3 所示，切換通道采集有無缺陷位置的感應信號，采集及處理結果如圖11 所示。可以看出，缺陷位置的檢測信號相較于無缺陷位置，信號衰減速度更快，斜率更小，區域內時間更短，不同信號在選取的幅值區域如圖12 所示，其時間如表4 所示。

表4 不同位置檢測信號的區域內時間Tab.4 Time in region of different position detection signals

圖11 不同位置檢測信號Fig.11 Different position detection signals

圖12 選取區域內檢測信號Fig.12 Detection signals in region

由表4 所示，檢測信號的區域內的時鐘數低于參考信號17 個時鐘數，超出所設閾值，視作檢測到缺陷，系統在該位置進行報警，并將該組數據存入RAM 中。

4 結語

通過設計一套帶包覆層管道脈沖渦流在役檢測系統，對管道局部腐蝕缺陷進行監測，檢測到缺陷時自動報警，節省定檢時的人力物力，可以通過根據不同要求設置不同閾值以達到檢測效果。

本設計使用FPGA 作為主控芯片，能達到更高的運算速度，比使用PC 機運算快120 倍，節省了數據傳輸的時間。FPGA 方便改變芯片內部邏輯，從而靈活更改識別檢測方法，因此可通過修改邏輯實現不同算法，減少對上位機的需求，微型化系統，應對其他不同結構或材質金屬構件缺陷厚度檢測。儀器可接入多個探頭，根據改寫ADC 寄存器控制采集通道，同時FPGA 充足的引腳數量允許使用更多通道的采集卡。