基于ZnO憶阻器的高魯棒性毛刺型物理不可克隆函數設計

陳鑫輝 倪 力 劉子堅* 張躍軍 陳祺來 劉 鋼

①(金華職業技術學院信息工程學院 金華 321017)

②(寧波大學信息科學與工程學院 寧波 315211)

③(上海交通大學電子信息與電氣工程學院 上海 200240)

1 引言

隨著物聯網應用和現代通信技術的高速發展，網絡攻擊事件次數快速增加，信息的共享和應用安全越來越重要。傳統密碼學將特定私鑰保存在非易失性單元電路實現加解密過程，但易受版圖逆向工程、微探測等方式攻擊導致私鑰暴露引起安全事故[1]。物理不可克隆函數(Physical Unclonable Function,PUF)通過分析硬件工藝制造引起器件結構細微變化出現的物理偏差[2]，能有效抵御物理攻擊。

物理克隆函數根據激勵響應(Challenge Response Pair, CRP)數量分為弱PUF[3]和強PUF[4]。弱PUF的CRP數量與PUF基本單元呈線性或多項式函數關系，用于加密過程中密鑰生成，但CRP數量有限導致無法生成大量密鑰，使得PUF應用受限。強PUF的CRP數與PUF基本單元數呈指數關系，例如仲裁器PUF(Arbiter-PUF)[5]、異或PUF(Exclusive OR-PUF, XOR-PUF)[6]以及環形振蕩器PUF(Ring Oscillator-PUF, RO-PUF)[7]，其指數級的CRP使得短期內難以被完全獲得。然而，針對PUF電路的攻擊算法也越來越多樣和成熟，基于邏輯回歸和機器學習算法的建模攻擊[8]可以在數學上以超高精度克隆強PUF，攻擊者可以通過構建強的軟件模型來很好地預測CRP。PUF電路被攻擊的主要原因為電路內部產生的激勵響應呈線性相關。為增強電路抗建模攻擊，更多的高魯棒性和新型結構PUF研究被提出[9–12]。張躍軍等人[9]利用門電路競爭冒險現象和信號傳輸理論提出一種毛刺型物理不可克隆函數(Glitch-PUF)電路，通過延時模塊引入非線性毛刺信號增強抗建模攻擊能力，采用多級串聯采樣模塊測試輸出響應，但復雜電路結構導致面積增大。Nozaki等人[10]在28 nm工藝FPGA上實現長度為128 bit的基于展開密碼PRINCE的毛刺型PUF。Ni等人[11]采用施密特觸發器設計降噪電路，提出一種128 bit多級并行架構的Glitch-PUF，隨機性達到99.9%、唯一性為50.03%，但電路受溫度和電壓變化影響較大。董永興等人[12]提出一種基于延時控制的Glitch-PUF電路，通過調節不同路徑的延時大小和毛刺數量的奇偶性判決響應比特抵御機器學習攻擊，導致存在較高的誤碼率，降低電路穩定性。

憶阻器被認為是硬件安全原語最有希望的候選者之一，具有結構簡單、CMOS兼容性、高集成度以及非線性特性[13]，能有效增強PUF抗建模攻擊和電路穩定性。鑒此，本文提出基于ZnO憶阻器的Glitch-PUF電路方案。本方案利用器件固有的非線性特性和回滯效應，使PUF電路具備防御模式攻擊的能力，根據憶阻器非易失性和阻變原理設計憶阻寄存器、憶阻毛刺產生模塊和憶阻采樣模塊，替換傳統大量緩沖器和復雜電路結構，從而減少器件數量，降低電路面積，實現具有高隨機性、穩定性和魯棒性的憶阻PUF電路。

2 Glitch產生原理

2.1 憶阻邏輯門設計

憶阻器阻變層主流材料有2維材料、有機材料、金屬氧化物等，其中金屬氧化物具有制備簡單、開關比高等特性。因此本文以ZnO作為阻變層，Pt作為兩端電極，Pt/ZnO/Pt器件的阻變現象是由于離子遷移和氧化還原反應所產生的，是一種常見的導電細絲機制。該器件表現出明顯的雙極電阻開關行為和適合多級調制的大存儲窗口，如圖1(a)所示。值得注意的是，低阻態(Low Resistance State, LRS)轉變為高阻態(High Resistance State, HRS)是緩慢變化的，這種緩變曲線有利于后續選擇合適的編程電壓來調控憶阻器多電導狀態，從而實現圖像識別功能。如圖1(b)所示，編寫脈沖測試程序，所有電阻狀態都可以重復編程和讀取。實驗中取得的相鄰阻態比值大于10，阻態之間具有較好的區分窗口，如圖1(c)所示。同時，各個阻態在室溫下具有較好的保持性(圖1(d))。本文結合所設計器件自身寄生電容、寄生電阻以及離子遷移等實際因素，獲得I-V曲線、閾值電壓等電學特性，采用硬件語言對器件進行數學建模(算法1)，電路模型的數學形式表達如式(1)和式(2)所示

圖1 Pt/ZnO/Pt憶阻器電學參數

其中，G(x)為憶導值，x為內部導電細絲狀態，v為電壓值，RON和ROFF分別為導通和關斷時電阻值。τ,T,k為常數，e表示電荷量，VON和VOFF為阻態轉變閾值電壓。

在模型基礎上設計并提出基于憶阻器的邏輯完備集電路，分別為憶阻與門(圖2(a))、憶阻或門(圖2(b))、憶阻非門(圖2(c))。設計原理為憶阻器阻變機制及阻值分壓公式，當器件兩端輸入信號相同時，憶阻器兩端電壓相抵消，阻值保持高阻態，輸出為低電平；當器件兩端輸入信號不同時，其中高電平將憶阻器從高阻態轉變為低阻態，輸出電壓經器件分壓后表現為高電平，如式(3)所示

圖2 基于憶阻器的邏輯門

其中，Vhigh為電源電壓，VOUT為輸出電壓。

算法1 憶阻器偽代碼程序描述

2.2 毛刺信號產生

憶阻Glitch-PUF電路輸出由毛刺信號決定，因此毛刺信號的電壓、寬度以及非線性特性是電路架構的關鍵，直接影響PUF電路的性能。電路中毛刺產生主要是由于競爭冒險現象和憶阻器非線性。信號在通過門電路和電路連線時存在細微延時，且憶阻器阻值存在多個阻態，阻態切換也需要轉換時間，不同阻值使得路徑延時不同。因此，在實際電路傳輸時，邏輯門輸入端的信號到達時間不同，使得電路出現非線性毛刺信號。

毛刺信號的產生除了受溫度、電壓波動和噪聲等外界影響，還受電路固有特性影響。當電路函數中某個變量同時存在正、反兩種變量形式時，就滿足了競爭要求。去掉其余變量，保留有競爭現象的變量，其中“0”冒險為正反變量相與，如圖3(a)所示，“1”冒險為正反變量相加，如圖3(b)所示。此外，動態結構電路也會產生Glitch信號，當異或門發生冒險現象產生Glitch信號后，還需輸入信號C為高電平時，Glitch才傳輸到Y 端，如圖3(c)所示。

圖3 毛刺產生原理

有效Glitch信號應同時符合脈沖幅度和寬度的條件。脈沖幅值需要超過Vdd的10%，Glitch的寬度只有大于D觸發器的建立和保持時間才能被成功采樣。

3 基于憶阻器的Glitch-PUF設計

傳統的Glitch輸出需要級聯一定級數的門電路偏差，并且產生的Glitch信號可以隨著電路進行傳輸，但大量寄存器導致硬件利用率降低。本文利用憶阻器交叉陣列構建延遲樹結構電路，設計毛刺產生電路，獲得具有穩定Glitch的輸出波形，然后通過施密特采樣電路實現憶阻Glitch-PUF設計，電路結構如圖4所示。憶阻Glitch-PUF電路由控制電路模塊、憶阻寄存器、憶阻毛刺產生模塊和憶阻采樣模塊組成。

圖4 Glitch PUF電路框圖

3.1 憶阻寄存器

傳統的同步時鐘D觸發器由多個與非門及緩沖器組成，電路結構較為復雜，大量CMOS器件增加電路面積，導致功耗高。圖5為憶阻D觸發器電路結構及元件符號，當時鐘為低電平時，輸入信號不會對輸出端產生影響，輸出端僅與憶阻器M2上一個脈沖內的憶阻值相關，若M2為低阻態，則輸出為邏輯“1”，若M2為高阻態，則輸出為邏輯“0”。當時鐘為高電平時，p型半導體(Positive channel Metal Oxide Semiconductor, PMOS)截止，n型半導體(N-Metal-Oxide-Semiconductor, NMOS)導通，輸出端次態與輸入信號D保持一致，憶阻器作用為當時鐘信號從1轉變為0，繼續保持輸出端信號，實現同步D觸發功能。憶阻D觸發器時鐘串聯，上一級觸發器的輸出作為下一級觸發器的輸入，逐步鎖存數據內容，以此構建多位憶阻寄存器模塊。

圖5 憶阻D觸發器模塊

3.2 Glitch-PUF毛刺產生電路

圖6為憶阻毛刺產生模塊電路圖，通過將傳統門單位替換為新型憶阻門結構，并新增延時調節模塊來控制毛刺的寬度。延遲模塊由憶阻可編程陣列構成，替換大量CMOS結構緩沖器，優化電路結構。憶阻器陣列有直通路徑和交叉路徑，不同路徑的延時不同，通過選通信號控制路徑的選擇，以此調節信號到達邏輯門的先后順序，控制毛刺信號的寬度。延時調節模塊不同路徑延時的大小不僅與陣列大小有關，還與憶阻器參數有關。阻變材料和溝道寬度的不同、閾值電壓的差異、電極種類和厚度等都會使延時大小不同。因此，即使是相同的選擇信號，延時也存在差異，電路隨機性增加。由于工藝偏差的存在，到達與電路的延遲會有差別，會使Glitch產生的寬度不同。為使電路產生的毛刺寬度對延遲調節模塊敏感，在電路最后一級接入異或門電路，加強毛刺的非線性特征，增加電路抗建模攻擊屬性。

圖6 憶阻毛刺產生模塊

3.3 Glitch-PUF采樣電路

憶阻采樣模塊電路由降噪、延遲和采樣電路組成，如圖7所示。施密特具有正負兩個閾值電壓，控制輸入電壓高低電平轉換，正向閾值大于50% Vdd，負向閾值小于50% Vdd，其差值為回差電壓。輸入電壓在50% Vdd時，利用憶阻器的遲滯特性和施密特降噪模塊，過濾電路中弱電平噪聲信號來提高電路的抗噪聲能力，提高電路的魯棒性。根據降噪后穩定毛刺的寬度，調整毛刺寬度檢測模塊中緩沖器數量，當毛刺信號寬度大于延遲時間時，毛刺才能正常傳輸和采樣輸出。

圖7 憶阻采樣模塊

4 實驗結果

本文采用Cadence Virtuoso IC617完成憶阻Glitch-PUF電路設計，利用Python和高性能電路仿真軟件(High Simulation Program with Integrated Circuit Emphasis, HSPICE)測試Glitch-PUF抗攻擊性、隨機性、自相關性、唯一性和誤碼率5項關鍵指標，并與相關文獻對比，綜合評估電路性能。

4.1 抗攻擊性

建模攻擊主要有邏輯回歸(Logic Register, LR)、向量機(Support Vector Machine, SVM)等方法。攻擊者通過收集部分CRP作為訓練集，利用學習算法進行多次訓練，建立PUF激勵下預測響應。

本文采用Python測試LR和SVM算法對所提電路的抗攻擊能力，并與典型Arbiter-PUF, XORAPUF對比。在LR攻擊下，Arbiter-PUF, XORAPUF, Glitch-PUF預測率分別為90.1%, 85.0%,75.8%，如圖8(a)所示。在SVM攻擊下，Arbiter-PUF, XOR-APUF, Glitch-PUF預測率分別為83.1%, 87.5%, 78.2%，如圖8(b)所示。實驗表明在LR和SVM攻擊下，Glitch-PUF的預測率低于Arbiter-PUF和XOR-APUF，隨著訓練次數增加，優勢逐漸增大，最后趨于穩定，具有較好的抗建模攻擊能力。

圖8 Glitch-PUF電路抗攻擊性測試

4.2 隨機性

隨機性主要通過觀察PUF電路輸出響應中邏輯0和邏輯1的概率統計分布情況，理想情況下，兩種邏輯輸出平均分布，隨機性為100%，計算公式如式(4)所示

圖9為測試16個PUF電路輸出灰度圖，根據式(4)計算得隨機性為98.2%。表2為PUF電路通過美國國家標準與技術(National Institute of Standards and Technology, NIST)的10項測試，實驗表明所提Glitch-PUF具有良好的隨機性。

表1 NIST測試

表2 與相關文獻的比較結果

圖9 Glitch-PUF電路隨機性測試

4.3 自相關性

PUF電路在芯片中位置布局不同，可能會影響電路安全性，表現為生成數據與位置關系具有函數關系。因此，電路產生的密鑰應不受芯片內部電路布局的影響。相關性采用自相關函數(Auto-Correlation Function, ACF)評估[14]。ACF值越小，表明PUF輸出響應間的相關性越低。實驗結果如圖10所示，PUF電路在ACF為0.018時，數據無明顯空間相關性，具有良好的獨立性。

圖10 Glitch-PUF電路自相關性測試

4.4 唯一性

唯一性根據同類型PUF輸出響應間差異，標識不同個體區分度，可以通過平均片間漢明距離(Hamming Distance, HD)來評估。k個PUF的平均片間均值E(HDinter)計算如式(5)所示

其中，k為PUF電路數量，ri和rj為相同激勵下，第i個和第j個PUF的輸出響應。如圖11所示，HD呈現正態分布，數學期望為μ=0.500 2，標準差為σ=0.049 6，計算E(HDinter)為50.04%，具有較好的唯一性。

圖11 Glitch-PUF電路唯一性測試

4.5 誤碼率

誤碼率(Bit Error Rate, BER)指錯傳輸過程中錯誤數據占所傳輸數據的比例，是衡量數據通信質量常用指標。PUF電路在運行過程中會受到溫度和電壓的影響，為驗證電路可靠性，本文將溫度區間設置為–20～120°C，每隔10°C進行數據讀取及計算，常溫下Arbiter-PUF與Glitch-PUF誤碼率分別為4.25%和0.08%，如圖12(a)所示。電壓區間設置為0.8～1.4 V，每隔0.1 V讀取數據，常壓下Arbiter-PUF與Glitch-PUF誤碼率分別為4.38%和0.06%，如圖12(b)所示。表3為所設計的Glitch-PUF與其他先進PUF性能對比。

圖12 Glitch-PUF電路誤碼率測試

5 結論

本文利用門電路競爭冒險引起的毛刺現象，結合憶阻器存算一體和阻變效應，提出一種基于憶阻器的Glitch-PUF方案。根據憶阻器非易失性和阻變效應實現邏輯完備集與憶阻寄存器，選擇不同憶阻陣列導通路徑來調節延時大小，實現毛刺穩定產生。憶阻器遲滯特性和施密特降噪模塊實現過濾電路噪聲。實驗結果表明電路具有抗建模攻擊能力，良好的隨機性、唯一性和可靠性，大幅優化電路結構，減少器件數量，可廣泛應用于物聯網安全領域。