基于FPGA的移動機器人SNNs走廊場景分類器

王睿軼,王秀青,劉萬明,王永吉,葉曉雅

(1.河北師范大學 計算機與網絡空間安全學院,河北 石家莊 050024;2.河北省網絡與信息安全重點實驗室,河北 石家莊 050024;3.河北省供應鏈大數據分析與數據安全工程研究中心,河北 石家莊 050024;4.河北師范大學 中燃工學院,河北 石家莊 050024;5.中國科學院 軟件研究所,北京 100190)

0 引 言

第三代神經網絡——脈沖神經網絡(Spiking Neural Networks,SNNs)[1-3]通過獨立的尖脈沖(Spikes)傳遞信息,將時空信息同時融于網絡中,不僅比前兩代神經網絡具有更好的生物似真性,而且更適于用硬件實現。近年來,作為重要科技前沿的腦科學和類腦智能技術引起了國際學術界的廣泛關注,各國投入巨資啟動了腦研究計劃。類腦計算是腦研究計劃的重要方面之一,SNNs以其獨有的生物似真性成為類腦計算的主要工具。神經形態芯片是類腦計算的重要研究內容之一,神經網絡的硬件實現是神經形態芯片實現的基礎,也是各種神經網絡算法工程實用化的關鍵環節,進行SNNs硬件實現研究具有重要意義。基于硬件實現的SNNs解決方案,具有信息處理速度快、能耗低,適于實際應用等特點,成為當今研究的熱點。

國外在SNNs硬件實現方面的研究成果顯著。2013年,瑞士蘇黎世大學與聯邦理工學院成功研制出基于SNNs的腦神經形態芯片[4]。2014年,IBM公司推出運行功耗極低的TrueNorth芯片[5],英國曼徹斯特大學開發了SpiNNaker芯片[6],美國斯坦福大學研制出了神經柵格芯片系統[7]。2020年,英特爾發布了神經形態計算系統─Pohoiki Springs,該系統可提供1億個脈沖神經元進行任務處理。2021年,Nguyen等人[8]在芯片上實現了基于脈沖時間依賴可塑性(Spike-Timing-Dependent Plasticity,STDP)的深度SNNs學習方法,較基于軟件的基線SNNs學習方案速度提升2.1倍、能耗減少64%。2022年,Panchapakesan等人[9]提出了基于率編碼的SyncNN方法,該方法相較傳統卷積神經網絡(Convolutional Neural Networks,CNNs)在MNIST數據集上的訓練速度提高2.26倍。

國內雖然對SNNs硬件實現的研究起步較晚,但也取得了一定成果。2016年,浙江大學顧宗華團隊設計出國內首款支持SNNs的類腦芯片——達爾文芯片[10],并成功應用于類腦計算和模式識別等任務中。2017年,Sun等人[11]提出了一種用于視覺信息特征提取的脈沖神經網絡,并在FPGA上進行了實現。2019年,清華大學類腦計算研究中心施路平團隊提出了符合腦科學基本規律、可同時支持ANNs和SNNs的新型類腦計算架構——異構融合的天機類腦計算芯片架構[12]。2020年,Zhang等人[13]提出一種基于FPGA應用于圖像分類的低成本、高性能的SNNs實現方案,與軟件實現相比運行速度提高了908 578倍。2021年,Wang等人[14]利用加速體系結構提出一種基于FPGA的SNNs,并采用逼近式加法器實現該架構,與前期相關工作相比ALUT降低28%、能耗減少29%。

SNNs能同時融入時空信息的特點,使其成功應用于機器人環境感知[15-16]和控制[17-21]等領域,如:2018年,Garcia等人[15]基于STDP展開了人形機器人視覺注意力的研究。2020年,Tang等人[17]提出一種基于SNNs的移動機器人導航控制方法。2021年,Lu等人[18]提出一種基于STDP的移動機器人避障策略。2022年,Azimirad等人[19]提出一種基于CNNs和SNNs的機器人環境感知和控制系統。雖然類腦芯片已取得了一定進展,但SNNs神經形態芯片在機器人領域的應用仍有待進一步發展,很多面對機器人的類腦計算方法距離實際工程應用還有較大差距。例如,文獻[19]中控制策略算法需要在上位PC機中完成,再將控制命令發送給機器人執行。神經形態芯片和集成在芯片中的神經控制器的使用,除提高機器人自主性、加速機器人系統的信息處理和執行速度外,還使整個機器人系統輕量化,更便于實際使用。

現場可編程門陣列(Field Programmable Gate Array,FPGA)可以通過數據并行處理和運算加速來提高實際信息處理的能力[22-24]。該文提出一種基于FPGA的逼近式脈沖積分點火(Integrate-and-Fire,IAF)神經元模型硬件實現方案,基于IAF神經元模型實現了基于FPGA的移動機器人SNNs走廊場景分類器。此分類器可安置于機器人本體,使用的硬件資源少,結構簡單,使用方便。所提基于FPGA的SNNs走廊場景分類器利用機器人超聲傳感器采集環境信息,受外界因素影響小,即使在光照不足或黑暗的走廊場景中依然能夠準確、快速地進行走廊場景識別。仿真及實驗結果驗證了所提基于FPGA的移動機器人SNNs走廊場景分類器的有效性。

1 脈沖神經網絡

1.1 積分點火模型

積分點火神經元模型是脈沖神經元模型中廣為使用的一種閾值點火模型,是脈沖響應模型(Spike Response Model,SRM)[1]的特例。IAF神經元模型原理如圖1和公式(1)所示[1]。電路中輸入電流(I)分為兩部分:一部分流向電阻(R);另一部分給電容(C)充電。當電容(C)兩側電壓超過閾值(?)時,神經元發放脈沖。

(1)

其中,ui表示神經元i膜電壓值,τm=RC是神經元膜時間常數。由公式(1),IAF模型亦可如式(2)所示[1]。

(2)

(3)

(4)

其中,?為點火閾值,urst為靜息期電壓,τm,τs為時間常數,H(s)為階躍函數。

1.2 脈沖時延編碼

時延編碼(Latency Coding)通過不同的脈沖時延表示輸入神經元的刺激信號的強弱[1]:刺激信號越弱,神經元發放脈沖時刻越晚、時延越長;刺激信號越強,神經元輸出脈沖時刻越早、脈沖時延越短。

2 移動機器人SNNs走廊場景分類器的FPGA實現

2.1 基于SNNs的移動機器人走廊場景分類器的基本原理

走廊環境是室內移動機器人常見的結構化場景,準確感知走廊環境,對實現移動機器人的自主性具有重要意義。文獻[21]針對7種常見的結構化走廊場景,提出基于超聲傳感信息的移動機器人SNNs走廊場景分類器(超聲傳感器工作原理及16個超聲傳感器在移動機器人本體中的分布見文獻[21])。7種常見的結構化走廊場景如圖2所示,圖2(a)～(g)分別代表走廊場景1～7。SNNs拓撲結構如圖3所示,具體工作原理及相應FPGA實現方案見2.2.1～2.2.3。

圖2 常見的7種走廊場景

圖3 移動機器人走廊場景分類器中SNNs拓撲結構

第1層為輸入層,由sn×n個輸入神經元組成。其中sn為機器人本體超聲傳感器環中的超聲傳感器個數,n為在某走廊場景中n個連續時刻采集的n組超聲傳感器信息。

第2層為隱含層,有sn×n×ni個神經元。第1層神經元到第2層神經元的連接權值均為w1(i1,j1)=1,其中j1為輸入層神經元序號,j1=1,2,…,sn×n,i1為隱含層神經元序號,i1=1,2,…,sn×n×ni,ni為待分類走廊場景個數。

第3層為輸出層,有ni個輸出神經元。第2層神經元到第3層神經元的連接權值均為w2(i2,j2)=1,其中j2為隱含層神經元序號,j2=1,2,…,sn×n×ni,i2為輸出層神經元序號,i2=1,2,…,ni。輸出層神經元之間為側向抑制聯結,采用“贏者通吃(Winner-Takes-All,WTA)”的原則。

2.2 移動機器人SNNs走廊場景分類器的FPGA實現原理

利用FPGA對文獻[21]中移動機器人SNNs走廊場景分類器進行硬件實現,具體原理如圖4所示。將移動機器人采集的超聲傳感器信息進行脈沖編碼后輸入所設計的基于FPGA的SNNs走廊場景分類器中,通過SNNs的脈沖輸出模式判斷移動機器人所處的走廊場景,采用硬件描述語言(Verilog HDL)設計并實現了圖4各模塊的相應功能。

圖4 基于FPGA的移動機器人SNNs走廊場景分類器的實現原理

(1)SNNs輸入層硬件實現由輸入時延編碼模塊(input_layer_latency_coding)完成(詳見2.2.1節);

(2)SNNs隱含層的硬件實現由均值與方差運算模塊(mean_variance)、浮點開方模塊(floating_square_root)和隱含時延編碼模塊(hidden_layer_latency_coding)3個功能模塊實現(詳見2.2.2節);

(3)輸出層由逼近式IAF神經元模塊(approximate_iaf_neuron)實現。該模塊實現了基于FPGA的逼近式脈沖積分點火神經元模型(詳見2.2.3節)并輸出相應于不同走廊場景的脈沖模式,通過輸出脈沖模式識別走廊場景類別;

(4)FPGA將所得走廊場景的識別結果提供給移動機器人控制器進行下一步任務決策的同時,由場景類別LCD輸出模塊(scene_classification_lcd_output)通過LCD屏顯示當前機器人所處走廊場景信息。

2.2.1 輸入層的FPGA實現

輸入時延編碼模塊原理:

將移動機器人在走廊場景中連續測得的n組超聲傳感信息經過脈沖時延編碼后構造融合向量,作為輸入層脈沖神經元的輸入。

移動機器人超聲傳感信息編碼成脈沖時延編碼的具體過程如下:

(1)超聲傳感器信息的脈沖時延編碼為:

(5)

其中,Twin為脈沖編碼的時間窗,在此設為20 ms。xij(m)為超聲傳感器在第i個走廊場景的第j(j=1,2,…,14)組測量信息中第m(m=1,2,…,16)個超聲傳感器的測量值。max(x)為超聲傳感器的最大測量范圍,取值為4 000 mm。Dij(m)為輸出的脈沖時延編碼。

(2)SNNs輸入層融合輸入向量為Dik。

Dik=[dik,di(k+1),…,di(k+n-1)]T

(6)

其中,i為待分類走廊場景(i=1,2,…,7),k為某走廊場景中輸入數據的組數(k=1,2,…,5),dik為第i個走廊場景中第k個時刻的16個超聲傳感器測量信息的脈沖時延編碼(dik=[Dik(1),Dik(2),…,Dik(m)]),n為在走廊場景中采用n個連續時刻采集的超聲傳感器信息構造融合向量的組數(n=3),融合向量的構造見文獻[21]。

輸入時延編碼模塊的FPGA實現:

在對SNNs進行硬件實現時,采用硬件描述語言編程:為減少FPGA硬件使用資源、提高運算速度和計算精度,算術運算器均采用32位單精度浮點數,其中整數部分用高12位二進制數代表,小數部分用低10位二進制數代表. 對超聲傳感器測量信息進行預處理后用Verilog HDL編程實現公式(5),具體實現如算法1所示:

算法1:輸入時延編碼模塊的FPGA實現算法

輸入:整個輸入時延編碼模塊的仿真時間(Tsimulation)
輸入層神經元數量(Nneuron)
超聲傳感器測量信息(xij(m))

輸出:時延編碼(Dij(m))

變量:時延編碼的時間窗長(Twin)
超聲傳感器的最大測量范圍(max(x))

(1) FORtsimFROM 0 TOTsimulation

(2) FORnneuronFROM 0 TONneuron

(3) IF(xij(m)==max(x))

(4)Dij(m)=0

(5) ELSE

為保證運算精度,提出數據擴大再縮小的運算方法,如步驟6中首先把xij(m)擴大210,然后除以max(x),再模除1 024進行縮放。取低10位二進制數表示小數部分可滿足使用要求。

2.2.2 隱含層的FPGA實現

隱含層工作原理:

由于第1層神經元到第2層神經元的連接權值均為w1(i1,j1)=1,輸入層的脈沖時延編碼經過聯結突觸輸入到隱含層。隱含層有著將輸入數據向聚類中心匯集的作用。

在第i個走廊場景中分別采集l組超聲傳感器測量信息,計算該組脈沖編碼的均值(μi)和方差(σi)。

(7)

(8)

其中,dij為第i個走廊場景中第j組超聲傳感器測量信息的脈沖時延編碼,l為超聲傳感器測量組數。

隱含層中神經元的輸出如式(9)所示:

(9)

令

td(j)=O2(16×n×(i-1)+k)

(10)

其中,td(j)(j=1,2,…,sn×n×ni)為隱含層第j個脈沖神經元的時延編碼。

均值與方差運算模塊的FPGA實現:

利用FPGA,采用硬件描述語言編程實現公式(7)的均值計算:對第i個走廊場景中在連續時刻采集的l組超聲傳感器測量信息(dij)進行連加運算,然后利用除法器對求和結果與l相除取其平均,實現均值運算的硬件實現。

(11)

浮點開方模塊的FPGA實現:

浮點開方模塊利用逐位循環開方算法的基本原理進行硬件實現。逐位循環(Digit-Recurrence)開方算法[25-26]是一種類似于試平方根的手算方法,其原理為:通過時鐘周期不斷迭代,利用折半遍歷比較,計算差值不斷去逼近真實值,最終判斷最接近的根即為開方結果。

隱含時延編碼模塊的FPGA實現:

通過輸入時延編碼模塊、隱含層均值與方差運算模塊和隱含層浮點開方模塊分別計算出輸入時延編碼、均值和方差的結果,采用硬件描述語言編程來完成隱含時延編碼模塊的FPGA硬件實現。公式(9)計算結果有2種情況,如公式(12)所示。

(12)

為保證計算精度問題,隱含層的輸出由2部分組成:

(1)整數部分:因運算出的隱含時延編碼的高10位均為0,所以可利用移位運算符左移10位,也就是被移位的數據高10位0被丟棄,而低10位固定補0作為小數部分;

(2)小數部分:輸入時延編碼與各個均值用減法器連接后擴大210,再除以方差,運算結果用1 024取余作為小數部分。

最終,將其2部分直接相加即可得到隱含層神經元輸出的脈沖時延編碼值。

隱含時延編碼模塊FPGA實現算法如下:

算法2:隱含時延編碼模塊的FPGA實現算法

輸入:整個隱含時延編碼模塊的仿真時間(Tsimulation)
隱含層神經元數量(Nneuron)
超聲傳感器測量信息(xij(m))
輸入時延編碼(dik)
隱含層均值(μi)
隱含層方差(σi)

輸出:隱含時延編碼(td)

變量:超聲傳感器的最大測量范圍(max(x))

(1) FORtsimFROM 0 TOTsimulation

(2) FORnneuronFROM 0 TONneuron

(3) IF(xij(m)==max(x))

(5) ELSE IF(dik<μi)

(7) ELSE

2.2.3 輸出層的FPGA硬件實現

逼近式IAF神經元模塊的硬件實現原理:

輸出層神經元為IAF神經元。隱含層神經元的輸出脈沖通過連接權值為w2(i2,j2)的聯結突觸將激活膜潛能(ui(t))輸入到輸出層IAF神經元。為了便于FPGA實現脈沖IAF神經元模型(見公式(2)),提出由公式(13)～(15)實現的逼近式IAF神經元模型來近似實現復雜IAF神經元模型:

ui(t)=w2(i2,j2)ε(t-td(j))

(13)

式中,t為輸出層的時間窗長,核函數(ε)近似為:

(14)

其中,td(j)為隱含層輸出脈沖的時延編碼,膜時間常數τ=800 ms。

輸出層逼近式IAF神經元的輸出脈沖為:

(15)

其中,?為脈沖神經元的點火閾值。

逼近式IAF神經元模塊的FPGA實現:

輸出層的逼近式IAF神經元模塊實現了膜潛能計算和脈沖IAF神經元模型的相應功能,該模塊的核心環節是核函數(ε)的計算。使用減法器和除法器分別計算逼近式IAF神經元模塊中由隱含層神經元輸出脈沖(該輸出脈沖采用脈沖時延編碼,詳見2.2.2)提供的激活膜潛能值,該激活膜潛能值與逼近式IAF神經元點火閾值進行比較,來判斷是否發放脈沖。該研究針對7個走廊場景進行分類,輸出層設有對應的7個輸出IAF神經元。如有一輸出神經元先發放脈沖,因最先點火的神經元對其他神經元有側向抑制作用,使得其他輸出神經元不再點火。

逼近式IAF神經元模塊的FPGA實現如下:

算法3:逼近式IAF神經元模塊的FPGA實現算法

輸入:整個逼近式IAF神經元模塊的仿真時間(Tsimulation)
輸出層神經元數量(Nneuron)
隱含層的時延編碼(td(j))

輸出:膜潛能(ui(t))
脈沖輸出(Oi)

變量:膜時間常數(τ)
點火閾值(?)

(1) FORtsimFROM 0 TOTsimulation

(2) FORnneuronFROM 0 TONneuron

(3)ui(t)=(t-td(j))/τ

(4) IF(ui(t)≤?)

(5)Oi=1

(6) ELSE

(7)Oi=0

3 實驗及結果分析

所提基于FPGA的移動機器人SNNs走廊場景分類器選用Altera公司Cyclone IV EP4CE10F17C8型號FPGA芯片,仿真環境為Modelsim,開發環境為Quartus II 13.1. 使用硬件描述語言(Verilog HDL)設計并實現了分類器中輸入時延編碼、均值與方差運算、浮點開方、隱含時延編碼、逼近式IAF神經元和場景類別LCD輸出模塊的相應功能。下面對上述功能模塊的時序仿真結果進行分析和討論,其中clk和clr分別為系統時鐘和復位信號,cnt為波形信號計數器。

實驗中采用走廊場景分類準確率、分類器中FPGA所實現模塊的計算精度,以及FPGA的資源利用率等指標對所提方法進行評價:(1)分類準確率:用于驗證所提走廊場景分類器的有效性;(2)計算精度:SNNs走廊場景分類器FPGA實現的核心環節之一是用逼近式IAF神經元模型(見公式(13)～(15))來近似實現復雜脈沖IAF神經元模型。其中實現逼近式IAF神經元模型的FPGA相應模塊的計算精度直接決定了最終IAF模型的實現精度。 實驗中采用絕對誤差和相對誤差作為評價指標,反映各模塊的計算準確程度;(3)資源利用率:指示所設計系統硬件資源使用量與可用量之比。利用率越低,意味著硬件系統的可拓展性資源越多,越便于未來系統功能的進一步升級和擴展。

3.1 輸入時延編碼模塊的時序仿真及結果分析

輸入時延編碼模塊的仿真結果如圖5所示。超聲傳感器測量信息(xij(m))(見式(5))為輸入信號(x_in),時延編碼(dij(m))(見式(5))作為輸出信號(T_delay_out)。圖5實驗結果表明:超聲傳感測量信息(x_in)為4 000 mm時,時延編碼(T_delay_out)為0 ms;超聲傳感測量信息(x_in)為830 mm,800 mm時,時延編碼(T_delay_out)分別為15.859 4 s,16.015 6 ms。實驗結果的誤差分析見表1,驗證了FPGA實現脈沖時延編碼方案的正確性。

表1 各模塊運算誤差

圖5 輸入時延編碼模塊的仿真波形

3.2 浮點開方模塊的時序仿真及結果分析

(a)被開方數的輸入仿真波形

3.3 隱含時延編碼模塊的時序仿真及結果分析

隱含時延編碼模塊的仿真結果如圖7所示。圖中輸入信號有:x_in,T_delay_in(分別代表超聲傳感器測量信息(xij(m))和時延編碼(Dij(m)),見式(5)),mean_in(代表均值(μi),見式(7))和variance_in(代表方差(σi),見式(8))。輸出信號(t_d_out)代表隱含層的時延編碼(td(j),見式(10))。圖7中超聲傳感器測量信息(x_in)為4 000 mm,時延編碼(T_delay_in)為0 ms,均值(mean_in)為3.637 7和方差(variance_in)為2.120 12時,隱含層時延編碼(t_d_out)輸出為1.714 84 ms,時延編碼模塊的其他實驗結果(見表1)亦在誤差允許范圍內。仿真實驗結果表明基于FPGA的隱含時延編碼方案正確有效。

圖7 隱含時延編碼模塊的仿真波形

3.4 逼近式IAF神經元模塊的時序仿真及結果分析

在逼近式IAF神經元模塊的仿真實驗中,設定計算時間軸長10 000 ms,包含m=5個時間窗,每一時間窗口(T)均為2 000 ms,點火閾值設置為119.908。時序仿真時輸入第1類至第7類走廊場景采集的超聲數據到所設計的FPGA走廊場景分類器中,得到7個輸出神經元的膜潛能和輸出脈沖模式,根據輸出脈沖模式得出機器人當前所處走廊場景。當機器人所處第i個走廊場景時,輸出層第i個神經元(Oi)的輸入激活膜潛能最先達到點火閾值發放脈沖時,因為SNNs采用側向抑制聯結,此時輸出層神經元僅有Oi點火,機器人所處走廊場景為1。因篇幅所限,在此僅給出了第1,7類2個走廊場景下的仿真結果(如圖8所示)。逼近式IAF神經元模塊的輸出信號包括代表膜潛能(ui(t),見式(13))的信號(u_1-u_7)和代表脈沖輸出(Oi(t),見式(15))信號的result_1-result_7。當圖8(a)中輸入信號為第1類走廊場景所采集的超聲數據時,可以看到圖中輸出信號(result_1)為高電平,而信號(result_2-result_7)均為低電平,走廊場景分類器識別機器人位于走廊場景1;圖8(b)中輸入信號為第7類走廊場景所采集的超聲數據,result_7為高電平,result_1-result_6為低電平,走廊場景分類器識別機器人位于走廊場景7。

(a)輸入第1類走廊場景的超聲數據時,輸出神經元的膜潛能和輸出脈沖

圖8實驗結果表明,當機器人位于第1和7類走廊場景時,將采集到的相應走廊場景超聲傳感器數據輸入到所設計的基于FPGA的走廊場景分類器中,均能正確分類。實驗結果證明,采用脈沖時延編碼,結合所提逼近式脈沖IAF神經元模型,實現了走廊場景的識別。

3.5 FPGA中各模塊運算誤差分析

在利用FPGA實現走廊場景分類器功能時,需要FPGA實現相應的計算均值、方差、開方等各種運算。為保證有效實現所設計SNNs的相應功能,需要基于FPGA的運算模塊達到所需的計算精度。圖4中輸入層、隱含層、輸出層各模塊采用FPGA實現時,產生的誤差有:

(1)輸入信號轉換產生的誤差。在進行FPGA實現之前,需將超聲傳感器信息轉換成定點型數據,這使得實際數據中小數部分被截斷而帶來誤差;

(2)運算結果溢出產生的誤差。基于FPGA的SNNs在進行基本數據運算時,數據可能因位寬不足導致溢出,計算出的數據需要截斷,截斷數據會引起相應的計算誤差。

為了減少運算誤差,提出了基于SNNs的數據擴大再縮小的運算方法(見2.2.1節),以保證FPGA實現的運算精度。各模塊運算誤差如表1所示,其中δ和Er分別表示絕對誤差和相對誤差。通過表1可知,各模塊計算的絕對誤差最大在10-4數量級,相對誤差在10-3數量級以下。實驗結果證明了所提方法能夠滿足分類器所需的精度要求。

3.6 走廊場景分類實驗結果

圖9為FPGA通過RGB TFT-LCD接口在機器人本體上的LCD液晶屏中顯示走廊場景分類器輸出的移動機器人當前所處走廊場景類別及所對應的走廊場景示意圖,走廊場景示意圖具體如圖2所示。

圖9 基于FPGA的SNNs走廊場景分類器實驗結果

由于脈沖神經網絡的使用,基于FPGA的移動機器人走廊場景分類器具有占用芯片資源少、可擴展性好、計算效率高的優點,其中LE的占用率僅10%(1 067/10 320)。

所提基于FPGA的移動機器人SNNs走廊場景分類器的分類準確率為92.86%。對于同樣的走廊場景識別任務,采用相同的超聲傳感信息,文獻[21]中基于BP神經網絡的軟件實現方法分類準確率為82%,文獻[16]中基于階次編碼和NeuCube模型的SNNs軟件實現方法的分類準確率為92.86%,文獻[21]中基于時延編碼和IAF神經元模型的SNNs方法的分類準確率為94%。所提方法是文獻[21]SNNs軟件方法的硬件實現,二者分類準確率僅相差1.14%。實驗結果表明,所提SNNs硬件實現方案可以保證SNNs走廊場景分類的有效性,且基于FPGA的SNNs走廊場景分類器更適于實際使用,該研究有助于SNNs神經形態芯片在機器人領域的應用。

4 結束語

實驗部分FPGA實現的輸入時延編碼、均值與方差運算、浮點開方、隱含時延編碼和逼近式IAF神經元模塊的時序仿真結果及相應誤差分析表明,各模塊計算的絕對誤差最大在10-4數量級,相對誤差在10-3數量級以下,滿足了分類器所需的運算精度要求,利用FPGA有效地實現了脈沖IAF神經元模型。此外,基于FPGA的移動機器人SNNs走廊場景分類器的分類準確率為92.86%,驗證了所提方法對于走廊場景識別的有效性。在FPGA硬件資源使用方面,所提走廊場景分類器的LE利用率僅10%,說明此分類器具有良好的擴展性能。

所設計的走廊場景分類器不受光照條件的影響,需要的傳感器信息少、結構簡單易于實施。該研究可提高移動機器人的環境感知能力,為脈沖神經網絡的實用化提供了解決思路,為類腦神經形態芯片的發展提供了有益參考。信息處理速度快、能耗低、輕量化的神經機器人將是機器人技術未來發展方向之一,該研究亦為未來實現神經機器人奠定了基礎。