基于FPGA的TANGRAM分組密碼算法實現

王建新 許弘可 鄭玉崝 肖超恩 張磊 洪睿鵬

摘 要：TANGRAM系列分組密碼算法是一種采用比特切片方法，適合多種軟硬件平臺的系列分組密碼算法。針對TANGRAM-128/128算法，使用Verilog HDL對該算法進行FPGA實現并提出設計方案。首先，介紹了TANGRAM密碼算法的特點和流程，提出了針對TANGRAM密碼算法進行44輪加/解密迭代計算的方案，該方案采取有限狀態機的方法有效降低了資源消耗；其次，基于國產高云云源平臺，完成了基于高云FPGA的算法工程實現，以及功能仿真和數據的正確性驗證，同時在Quartus Ⅱ 13.1.0平臺上也進行了相關測試，用以比較。測試結果表明，TANGRAM系列分組密碼算法基于Altera公司的Cyclone Ⅳ E系列EP4CE40F29C6芯片進行工程實現，最大時鐘頻率為138.64 MHz，加/解密速率為403.30 Mbps；基于高云半導體GW2A-55系列芯片的最大時鐘頻率為96.537 MHz，加/解密速率為280.80 Mbps。

關鍵詞：TANGRAM；分組密碼算法；Verilog HDL；有限狀態機

中圖分類號：TP309.7?? 文獻標志碼：A?? 文章編號：1001-3695（2024）01-041-0260-06

doi：10.19734/j.issn.1001-3695.2023.04.0190

Implementation of TANGRAM block cipher algorithm based on FPGA

Abstract：TANGRAM block cipher algorithm employs a bit-slice approach and is compatible with multiple software and hardware platforms.In response to TANGRAM-128/128 algorithm，this paper proposed a design plan which used Verilog HDL for FPGA implementation.This paper firstly provided an introduction to the characteristics and processed of TANGRAM algorithm and presented a scheme for reducing resource consumption using a finite-state machine for 44 rounds of encryption and decryption computation.Secondly，the engineering implementation of the FPGA algorithm was completed by the domestic Gaoyun platform and subjected to functional simulation and data correctness validation.Furthermore，relevant tests were performed on Quartus Ⅱ 13.1.0 platform for comparison.Test results show that，based on Cyclone IV E EP4CE40F29C6 chip from Altera，TANGRAM block cipher algorithm has a maximum clock frequency of 138.64 MHz and an encryption/decryption speed of 403.30 Mbps.While based on the GW2A-55 chip from Gaoyun，the maximum clock frequency is 96.537 MHz and the encryption/decryption speed is 280.80 Mbps.

Key words：TANGRAM；block cipher algorithm；Verilog HDL；finite-state machine

0 引言

近年來，隨著網絡信息技術的飛速發展，涉及信息安全的相關問題層出不窮，例如個人隱私信息泄漏，以及重要信息被監聽或竄改等。這些問題不僅影響社會秩序，甚至嚴重威脅國家安全。為解決這些問題，密碼已被廣泛應用。密碼算法可以分為對稱密碼算法和非對稱密碼算法兩種。分組密碼作為現代密碼學中的一個重要分支，具有高效和易于實現的特點。目前，代表性的分組密碼算法采用三種主要的整體結構，分別為：a）Feistel結構，如數據加密算法DES［1］、Camellia［2］、Blowfish［3］、FEAL［4］等；b）SPN結構，如高級加密標準AES［5］、輕量級分組密碼算法SKINNY［6］、韓國加密標準ARIA［7］等；c）Lai-Massey結構，如國際數據加密算法IDEA［8］。

為了推動密碼算法的設計和實現技術進步，繁榮我國密碼理論和應用研究，促進密碼人才成長，中國密碼學會于2019年舉辦了全國密碼算法設計競賽。TANGRAM［9］采用比特切片方法設計出多個軟硬件平臺可用的系列分組密碼。TANGRAM算法結構像七巧板一樣，能夠適用于多種不同的應用場景，這是其得名的原因。在全國密碼算法設計競賽中，該算法榮獲二等獎。為了滿足高吞吐量的應用場景需求，本文以TANGRAM-128/128版本為例，基于現場可編程門陣列（field programmable gate array，FPGA），使用硬件描述語言Verilog HDL設計實現。同時，提出一種設計方案，可在Quartus Ⅱ 15.0.1中完成代碼的仿真，確保代碼的正確性并計算資源占用和吞吐量等性能指標。最終，對其性能進行了測試和對比分析。

1 TANGRAM系列分組密碼算法原理

TANGRAM系列分組密碼算法共有三個版本，每個版本中的明文分組長度為n bit，密鑰長度為m bit，記為TANGRAM-n/m。具體而言，該算法的三個版本分別為TANGRAM-128/128、TANGRAM-128/256、TANGRAM-256/256。表1展示了該算法的具體參數。

在TANGRAM系列分組密碼算法中采用了固定的密碼函數。加密算法與解密算法的輪密鑰使用順序相反，解密輪密鑰即為加密輪密鑰的逆序。本文使用的部分符號如表2所示。

1.1 密鑰擴展算法

TANGRAM系列分組密碼算法的密鑰擴展算法按分組長度與密鑰長度分為TANGRAM-n/n和TANGRAM-n/2n兩種。本文所設計TANGRAM-128/128分組密碼算法44輪的輪密鑰生成結構如圖1所示。

上一輪輪子密鑰Ki-1被導入密鑰擴展模塊以生成下一輪輪子密鑰Ki。密鑰擴展模塊的每一輪輪密鑰Ki生成結構分為S盒、4分支廣義Feistel變換和輪常數RC［i］異或三部分。

將128 bit的輪子密鑰用一個4×32的矩形比特陣列表示：

令Rowi=ki，31…ki，1ki，0表示第i行，i=（0，1，2，3），Rowi可以看作一個32 bit的字。在第r=（0，1，…，43）輪，先提取一個由128 bit組成的輪子密鑰Kr=Row3‖Row2‖Row1‖Row0，然后對128 bit的輪子密鑰狀態進行以下更新：

a）對輪子密鑰狀態進行S盒操作，即

k′3，j‖k′2，j‖k′1，j‖k′0，j：=

S（k3，j‖k2，j‖k1，j‖k0，j）

j=0，1，…，31（1）

b）進行一輪4分支廣義Feistel變換，如下所示：

c）對密鑰狀態的第一行的6個比特（k0，5 k0，4k0，3k0，2 k0，1k0，0）與每一輪的6 bit輪常數RC［i］（i=0，1，…，43）進行異或。

將以上三個步驟的復合變換記為UpadteRC［i］［X］，其中X為128 bit。在進行了43輪的密鑰狀態更新后，將更新后的密鑰狀態的值賦給第44輪的輪子密鑰K44。輪常數RC［i］（i=0，1，…，43）的具體數值詳見表3。

輪常數RC［i］是通過6位線性反饋寄存器生成的。使用rs5、rs4、rs3、rs2、rs1、rs0表示反饋寄存器的狀態。在每一輪更新時，將狀態左移1位，并將rs0更新為rs5異或rs4的結果，初始值為RC［0］=0x01。

1.2 加/解密算法

TANGRAM系列分組密碼算法采用SP網絡結構，總共包含44輪輪加密，每個加密結構算法的最后增加一個子密鑰異或操作，無須采用S盒。每一輪變換包含輪密鑰加addRoundKey（ARK）、列替換subColumn（SC）和行移位shiftRow（SR）三個步驟。該算法的三個版本均采用相同的輪函數結構。

以TANGRAM-128/128為例，用Ri表示在輪子密鑰Ki作用下的輪函數變換的輸出數據，m、c分別表示明文和密文，TANGRAM-128/128的算法結構如圖2所示。

1.2.1 加密算法

本文主要設計實現TANGRAM-128/128分組密碼算法。該算法采用128 bit數據分組長度和128 bit主密鑰長度，需要執行44輪（輪函數）迭代運算，加密輪函數結構如圖3所示。

加密輪函數的前43輪（輪函數）迭代運算過程中，用4×32的矩陣比特陣列表示每輪輸入的128 bit待處理的數據為

針對每一輪128 bit的矩形比特陣列Ri-1進行輪密鑰加（addRoundKey）、列替換（subColumn）、行移位（shiftRow），得到該輪輪函數的128 bit輸出數據Ri，i表示當前輪次數。在最后一輪，即第44輪（輪函數）迭代運算時，輸出的R43與輪密鑰K44異或后得到密文c。

a）輪密鑰加（addRoundKey）。將128 bit的輪密鑰逐比特與128 bit的密碼狀態異或，如式（6）～（9）所示。設輪密鑰為SK3‖SK2‖SK1‖SK0，輪函數輸入為I3‖I2‖I1‖I0，兩者異或得到的結果記為A3‖A2‖A1‖A0。

b）列替換（subColumn）。對每一列的4 bit進行S盒替換，如式（10）（11）所示。

TANGRAM的S盒是一個4 bit到4 bit的雙射S：F42→F42，具體描述如表4所示（用十六進制表示）。

c）行移位（shiftRow）。TANGRAM-128/128對每一行的32 bit做左循環的二次移位。第0行保持固定不動，第1行左循環移動1 bit，第2行左循環移動8 bit，第3行左循環移動11 bit，如式（12）～（15）所示，其中<<

1.2.2 解密算法

TANGRAM系列分組密碼算法的解密過程是加密過程的逆過程。解密輪函數包括輪密鑰加（addRoundKey）、列替換的逆變換（inverseSubColumn）和行移位的逆變換（inverseShiftRow）三個步驟，具體如圖4所示。

由圖2可知，TANGRAM-128/128分組密碼算法的解密過程與加密過程類似，省略了最后一個線性置換操作。TANGRAM-128/128分組密碼算法的解密算法包括以下三個步驟：

a）輪密鑰加（addRoundKey）。與加密算法中addRoundKey相同。

b）列替換的逆變換（inverseSubColumn）。對每一列的4 bit進行S盒逆變換，過程與加密算法中列替換相同，S盒真值表如表5所示。

c）行移位的逆變換（inverseShiftRow）。對密碼狀態每一行的32 bit做右循環移位。第0行保持不動，第1行右循環移動1位，第2行右循環移動8位，第3行右循環移動11位。

2 TANGRAM密碼算法硬件設計

FPGA可編程邏輯陣列屬于專用集成電路（application specific integrated circuit，ASIC）領域中的一種半定制電路，主要由可編程輸入/輸出單元、數字時鐘管理模塊、可配置邏輯塊、嵌入式塊隨機存取存儲器（random access memory，RAM）等組成。FPGA具有設計靈活、使用便捷、并行計算、高兼容性等特點。與CPU相比，FPGA并行計算能力可提升運算速率并降低時延；與GPU相比，FPGA在功耗和靈活性等方面具備優勢；與ASIC芯片相比，FPGA在項目初期具備短周期、高性價比的優勢。FPGA在靈活性、性能、功耗、成本之間具有較好的平衡性，是硬件設計的理想選擇。因此，本文采取FPGA實現TANGRAM-128/128分組密碼算法。

根據TANGRAM系列分組密碼算法原理，本文設計了TANGRAM-128/128分組密碼算法的硬件結構［10～12］，其包括輸入接口模塊、控制單元模塊、加/解密運算模塊、密鑰擴展模塊以及輸出接口模塊，如圖5所示。主密鑰、明文和控制信號通過輸入接口模塊由外部輸入，由控制單元模塊選擇進行密鑰擴展或加/解密運算操作，在進行44輪加/解密運算中使用。最終運算結果由輸出接口模塊輸出。

利用FPGA實現TANGRAM系列分組密碼算法的難點在于：a）算法復雜度高，TANGRAM密碼算法的加密和解密過程都涉及到多次矩陣運算和非線性變換，因此算法的復雜度比較高；b）存儲資源限制，TANGRAM算法需要存儲多個S盒、P盒和密鑰矩陣等數據結構，本文在使用FPGA實現該算法時考慮在有限的硬件資源下高效地實現TANGRAM分組密碼算法是一個難點，本文對算法進行了優化，盡可能地減少硬件資源的使用，以提高硬件效率；c）時序優化，FPGA的時序設計是實現高性能的關鍵，對于TANGRAM系列分組密碼算法，需要優化時序設計以實現更高的運算速度。本文提出了一種有限狀態機設計，提高了算法的運行效率。

2.1 有限狀態機設計

有限狀態機（finite state machine，FSM）是一種由寄存器和組合邏輯構成的硬件時序電路，由一系列數量有限的狀態組成的循環機制。相較于純硬件數字系統順序方式控制，FSM克服了其不靈活的缺點，根據控制信號預先設定的狀態順序執行。

本文針對TANGRAM-128/128分組密碼算法采用有限狀態機［13］設計方案，在狀態轉移圖中定義了idle、getReady、getKeyD0、getEnc、getDec、getResult 6個狀態。其中idle為空閑狀態，getReady為就緒狀態。getKeyD0為密鑰擴展模塊，對輸入的種子密鑰進行44輪迭代運算，從而產生44個輪子密鑰用于加密。具體而言，系統首先進入空閑狀態idle，當reset置1時等待數據輸入；當接收到數據輸入后，只有當start信號置1時系統才會跳轉至下一個狀態。在就緒狀態getReady中，系統對輸入端口的數據進行變量賦值。在所有的變量賦值完成之后，當op=00時，系統進入密鑰擴展狀態getKeyD0，在該狀態下系統會對所輸入的種子密鑰進行44輪密鑰擴展，產生44個輪子密鑰。在這個狀態中，每輪變換都有賦值和計數的操作。產生的密鑰存入一個位寬為128 bit的寄存器數組中。當計數標志位over值置1時開始計數，以輪數44作為狀態切換標志，待所有的輪次加/解密完成后，切換至下一個狀態進行輸出。當op值不為00時，進入加密（getEnc）/解密（getDec）狀態，此狀態進行44輪的加密或解密。在每輪加/解密中，系統調用負責加/解密的函數，并將每輪的輸出作為下一輪的輸入，同時也進行計數操作。當計數標志位over置1時開始計數，以輪數44作為狀態切換標志，待所有的輪次加/解密完成后切換至下一狀態進行輸出。在44輪加密完成后，系統進行一步異或操作，將最后一個輪密鑰K44作為異或對象，該輪密鑰由K43按照相同的密鑰擴展方式產生；而在解密算法中，44輪解密完成之后也要進行一步額外的異或操作，將初始密鑰K0作為異或對象。狀態轉換圖如圖6所示。

根據TANGRAM系列分組密碼算法的基本原理可知，每當進行一輪加/解密運算，都需要擴展密鑰以生成下一輪所需的輪密鑰，并將其輸出至對應輪數的加/解密運算中，以生成下一輪的輪數據。通過不斷循環迭代該過程，最終輸出密文/明文。本文TANGRAM-128/128有限狀態機方案則優先利用密鑰擴展模塊生成全部的輪密鑰，將44個輪密鑰分別存儲在對應的寄存器Ki中。在進行加/解密運算時，根據當前迭代的輪數i調用相應寄存器Ki完成迭代運算并輸出密文/明文。該設計方案節省了生成每輪輪密鑰所需的密鑰擴展時間，大大提高了算法的運行效率。

2.2 密鑰擴展模塊設計

本文提出的TANGRAM-128/128有限狀態機密鑰擴展模塊如圖7所示，將128 bit的初始密鑰K0輸入進行第1輪密鑰生成操作，將第1輪產生的128 bit輪密鑰輸出到下一輪進行下一輪的輪密鑰操作。每輪產生的新128 bit輪密鑰數據被存儲在寄存器Ki中，以供下一輪運算調用。該密鑰擴展過程共計進行44輪循環迭代運算。

2.3 輸入/輸出端口模塊設計

本文TANGRAM-128/128有限狀態機方案使用了389個接口。輸入輸出接口模塊的結構［13～16］如圖8所示。

設計方案的輸入/輸出接口模塊包括一個1 bit時鐘輸入（clock）端口、三個1 bit判斷位輸入（reset、start、op）端口、一個128 bit密鑰輸入（kin）端口、一個128 bit明文/密文輸入（datain）端口、一個128 bit密/明文輸出（encout）端口以及一個1 bit判斷位輸出（over）端口，外部端口信號說明如表6所示。

3 仿真驗證與性能分析

本文選用ModelSim 13.1.0作為TANGRAM-128/128有限狀態機設計方案的功能仿真驗證工具，并采用Altera公司的Quartus Ⅱ 13.1.0作為開發平臺，使用Cyclone Ⅳ E系列的EP4CE40F29C6芯片進行綜合測試。

3.1 功能仿真驗證

算法由多個模塊組成，各模塊功能的正確性對系統輸出結果至關重要。本文選取了兩個模塊進行仿真驗證，并對整個算法進行仿真驗證。

1）循環移位模塊

針對循環左移11位模塊進行仿真驗證，結果如圖9所示。

由圖可知，輸入前11位全1后21位全0數據，得到結果為前11位全0，11～21位全1，22～33位全0數據，由此可驗證此模塊結果正確。

2）S盒模塊

將32 bit的測試數據輸入S盒模塊進行驗證，結果如圖10所示。

由圖可知，S盒置換結果與表4中的值一致，由此可以驗證此模塊結果正確。

3.2 加/解密仿真

對于TANGRAM-128/128有限狀態機的設計方案進行了功能仿真驗證。在Quartus Ⅱ 15.0.1平臺選用Cyclone Ⅳ E系列的EP4CE40F29C6芯片進行仿真，并使用了多組測試向量進行了驗證，其中一組測試向量在加/解密的過程中得到的結果如圖11、12所示。

由仿真結果可知，op置01表示加密狀態，reset置0表示算法程序正常工作，從使能端start接收到置為1的信號開始，標志位over開始置為1，這個過程為密鑰擴展過程，共264 ns，時鐘約束為6 ns，故而總計44個時鐘，從標志位over置01開始到其置10，此過程為加密過程，從264～528 ns，時鐘約束為6 ns，故總計44個時鐘，具體輸入和輸出如下所示。

明文：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

密鑰：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

密文：DF C4 4F 95 98 0B 05 94 E4 88 98 1A CB F7 70 6B

由仿真結果可知，時鐘頻率為3 ns，op置10表示解密狀態，reset置0表示算法程序正常工作，從使能端start接收到置為1的信號開始，密鑰擴展過程總共需要44個時鐘，解密過程總共需要44個時鐘，具體輸入和輸出如下所示。

密文：DF C4 4F 95 98 0B 05 94 E4 88 98 1A CB F7 70 6B

密鑰：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

明文：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

3.3 算法性能分析

在Altera公司的Quartus Ⅱ 15.0.1軟件環境下，選擇使用Cyclone Ⅳ E系列EP4CE40F29C6芯片進行綜合測試。TANGRAM-128/128有限狀態機方案的主要邏輯資源的消耗情況如表7所示。

在完成Quartus Ⅱ 13.1.0綜合編譯時序分析后，在Timing Analyer報告中得出TANGRAM-128/128有限狀態機方案的最大工作頻率為138.24 MHz，如圖13所示。

在高云云源環境下選用GW2A-55系列芯片進行驗證，其資源占用數和時鐘頻率的值如圖14、15所示。

根據上述數據可以推斷出，高云半導體的GW2A-55系列芯片性能與Cyclone ⅣE系列芯片差距不大。但是，高云開發的芯片仍以中低端FPGA為主，其性能與國外高端系列芯片相比仍有較大差距。上表還列出了Intel公司兩款Stratix系列芯片Stratix Ⅲ（EP3SE50F780C2）和Stratix Ⅴ的仿真結果和性能指標。圖16～19分別為Stratix Ⅲ、Stratix Ⅴ兩款芯片的資源占用情況和最大時鐘頻率。

根據所得到的最大時鐘頻率，結合時鐘數以及分組長度，可以計算出各自的吞吐率，具體性能指標如表8所示。

由以上數據可得，在資源占用相近的情況下，Cyclone Ⅳ E、Stratix Ⅲ以及Stratix V這三款芯片的吞吐量分別為403.32 Mbps、660.10 Mbps、870.20 Mbps，而國產高云GW2A-55系列芯片的吞吐量僅有280.84 Mbps。因此可以得出結論，國產高云GW2A-55系列芯片吞吐速度遠低于其他三款芯片，而Stratix系列芯片已經研發至Stratix Ⅹ。由此可見，國產FPGA在高端芯片領域發展仍較為滯后，尚需大力研發，進一步優化和改進其性能。

4 結束語

本文研究了TANGRAM系列分組密碼算法的FPGA設計與實現方法。對于TANGRAM-128/128版本，采用有限狀態機的設計方案，從算法層面降低了硬件邏輯資源的占用，同時提高了算法的運行效率。實驗結果顯示，在Altera公司的Quartus Ⅱ 15.0.1軟件環境下，采用Cyclone ⅣE系列的EP4CE40F29C6芯片進行綜合測試，TANGRAM-128/128有限狀態機方案最大工作頻率可達138.24 MHz，吞吐率為0.38 Gbps。在高云云源環境下，選用GW2A-55系列芯片進行驗證，其最大工作頻率提高至96.54 MHz，吞吐率達到280.84 Mbps。

張文濤等人［9］提出了ASIC硬件實現TANGRAM算法的方案，該方案使用了UMC 130 nm和Nangate 45 nm兩個常見的工藝庫來評估ASIC硬件實現。該方案針對ECB模式準備了三個版本的硬件實現，并采用多種優化方式實現TANGRAM的ECB模式。最后，針對不同應用場景，該方案對硬件實現進行優化，包括低面積實現、高吞吐量和低延遲的相關應用。實驗結果表明，TANGRAM算法是一個高度靈活的、硬件實現友好型的分組密碼。文獻[9]是ASIC設計，本文是基于FPGA設計，無法進行方案對比。

在對多款FPGA芯片進行性能分析得出，國產高云芯片的性能仍有待提高，相較于美國芯片還存在差距，因此需要繼續努力從綜合、布局布線、制造工藝等方面提高性能。未來工作可以進一步優化TANGRAM-128/128有限狀態機方案，提高其最大工作頻率，嘗試降低邏輯資源的占用，最終在工作頻率與資源占用之間找出最優方案。

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