面向系統(tǒng)能力培養(yǎng)的計算機硬件實驗教學(xué)設(shè)計

尚 俊，余良俊

（湖北第二師范學(xué)院 計算機學(xué)院，武漢 430205）

計算機組成原理是計算機科學(xué)與技術(shù)專業(yè)的硬件核心課程，在整個培養(yǎng)體系中起著承上啟下的作用。傳統(tǒng)的實驗教學(xué)采用實驗箱的方式，需要完成復(fù)雜的導(dǎo)線連接，效率低下，而且實驗調(diào)試?yán)щy，實驗箱維護(hù)成本較高，大多數(shù)是驗證性實驗，無法解決復(fù)雜工程問題。如何根據(jù)新工科建設(shè)的要求對計算機專業(yè)教學(xué)進(jìn)行改革，提高計算機組成原理課程硬件實驗教學(xué)的效率，是一個值得關(guān)注的問題。

1 硬件實驗教學(xué)現(xiàn)狀

計算機組成原理主要講授單處理機系統(tǒng)的組成與結(jié)構(gòu)，課程知識點眾多且比較復(fù)雜抽象，其重難點是讓學(xué)生建立起清晰的整機概念，并分析不同的結(jié)構(gòu)和設(shè)計方法對運算速度、效率和成本的影響。從多年的教學(xué)實踐來看，學(xué)生對硬件理論知識難以理解。為了加強學(xué)生對硬件結(jié)構(gòu)和原理的理解，目前國內(nèi)高校采用了以下幾種方式開展硬件實驗：

1.1 傳統(tǒng)的實驗箱

傳統(tǒng)的實驗箱采用了固定的計算機部件單元電路，完成實驗需要大量的導(dǎo)線連接和開關(guān)的操作，學(xué)生無法直觀看到各部件的內(nèi)部電路結(jié)構(gòu)，很難真正理解各部件的工作原理，而且實驗的調(diào)試比較困難，受場地和時間的影響，多數(shù)是驗證性實驗，實驗效果較差。在硬布線控制器設(shè)計實驗中，學(xué)生更是難以理解各控制信號的產(chǎn)生和流向，對他們的自信心有較大的打擊，以至于有些學(xué)生對后續(xù)課程的學(xué)習(xí)產(chǎn)生了畏難情緒。由于無法建立整機的概念，系統(tǒng)分析和設(shè)計能力也難以得到提高。

1.2 采用EDA技術(shù)和VHDL語言

采用EDA技術(shù)和VHDL語言描述硬件的方式提供了硬件描述語言的編寫、仿真和綜合功能，雖然能方便完成仿真結(jié)果分析，但是電路的修改和調(diào)試都比較繁瑣，難以完成預(yù)定的目標(biāo)，VHDL工具的性能和穩(wěn)定性也可能受到影響。[1]丁男等利用proteus軟件及平臺搭建面向計算機組成原理的混合式教學(xué)平臺，并對大連理工大學(xué)計算機組成原理的建設(shè)經(jīng)驗和實施過程進(jìn)行了闡述。[2]也有高校采用FPGA的方式來完成硬件的實驗，但是FPGA更強調(diào)工業(yè)化的設(shè)計，需要的知識體系較多，對老師和學(xué)生的要求更高，而且過于抽象，學(xué)習(xí)周期較長。[3]-[5]

1.3 采用高級語言或匯編語言

采用高級語言或匯編語言工具如MRAS 可以模擬內(nèi)存或寄存器讀寫以及CPU 指令執(zhí)行過程、幫助學(xué)生理解計算機硬件的基本原理，但是無法模擬真實的硬件環(huán)境，并可能存在一些差異和限制，要求學(xué)生具備一定的編程基礎(chǔ)，否則會存在一定的困難和挑戰(zhàn)。此外，匯編語言編程工具和仿真軟件的性能和穩(wěn)定性也可能受到影響。[6]

面對新工科教育和工程認(rèn)證的要求，以往的實驗教學(xué)模式無法解決復(fù)雜工程問題，難以提升計算機專業(yè)學(xué)生的系統(tǒng)能力，而新工科的計算機類專業(yè)教育中，系統(tǒng)能力培養(yǎng)是重要內(nèi)容。隨著云計算和大數(shù)據(jù)技術(shù)的飛速發(fā)展，應(yīng)用程序也變得越來越復(fù)雜，應(yīng)用開發(fā)人員必須了解不同系統(tǒng)平臺的底層架構(gòu)，并熟練掌握相應(yīng)的技術(shù)和工具的運用，系統(tǒng)能力中的軟硬件協(xié)同設(shè)計的貫通能力是關(guān)鍵因素。但當(dāng)前培養(yǎng)的學(xué)生還不能滿足社會和用人單位的要求，主要體現(xiàn)在缺乏系統(tǒng)觀，只注重軟件運行結(jié)果的正確性，而忽視了硬件的結(jié)構(gòu)和工作方式對軟件的效率和穩(wěn)定性的影響。由于對計算機硬件系統(tǒng)的核心原理掌握不夠充分，難以勝任復(fù)雜的軟硬協(xié)同設(shè)計的任務(wù)，再加上計算機科學(xué)與技術(shù)專業(yè)課程之間缺乏良好的關(guān)聯(lián)性，缺乏系統(tǒng)性和綜合性的實踐環(huán)節(jié)，使得學(xué)生綜合分析、設(shè)計和應(yīng)用能力也較差。

2 硬件實驗教學(xué)設(shè)計整體思路

實驗課程以培養(yǎng)學(xué)生現(xiàn)代計算機硬件系統(tǒng)設(shè)計能力為目標(biāo)，強調(diào)軟硬件關(guān)聯(lián)與協(xié)同、以CPU 設(shè)計為核心的層次化系統(tǒng)設(shè)計的組織思路，使學(xué)生能從門電路開始逐步設(shè)計組合邏輯、時序邏輯、運算器、存儲系統(tǒng)、數(shù)據(jù)通路和控制器直至完整的CPU，能讓學(xué)生深入理解計算機主要功能部件的構(gòu)成和工作原理。Logisim是一種用于設(shè)計和模擬數(shù)字邏輯電路的仿真軟件，它無實體器件，仿真直觀，調(diào)試方便，并通過封裝子電路的方式組建復(fù)雜的數(shù)字電路，可有效突破傳統(tǒng)硬件實驗對時間、空間的限制，改變實驗?zāi)Ｊ剑瑯O大地拓展延長課外實驗時間，大大提升實驗效率，特別適合線上線下開展。圖1給出了硬件實驗設(shè)計的框架圖。在掌握數(shù)字邏輯和計算機組成的基本原理基礎(chǔ)上，設(shè)計了運算器、存儲器和CPU三大實驗?zāi)K，每個模塊由多個層次化子模塊組成。流水CPU是對系統(tǒng)能力要求較高的硬件綜合設(shè)計，需要掌握不同CPU設(shè)計和流水線的原理才能完成。

圖1 硬件實驗設(shè)計框架圖

3 基于Logisim的硬件實驗設(shè)計

3.1 運算器設(shè)計

運算器部分講解數(shù)據(jù)的機器表示、運算方法及運算部件組成等問題，使學(xué)生掌握計算機的算術(shù)運算和邏輯運算的原理，主要包括補碼加減法器、32位快速加法器、陣列乘法器、陣列除法器、多功能運算器實驗。講授算術(shù)運算目的是讓學(xué)生理解計算機通過補碼表示將減法運算轉(zhuǎn)換成加法運算。

全加器是運算器的最基本的部件，利用數(shù)字邏輯課程中真值表、邏輯函數(shù)表達(dá)式設(shè)計全加器電路，能夠?qū)⑾刃拚n程中講授過的知識點延續(xù)。理論課上講授的“求[-X]補由[X]補連同符號位在內(nèi)每位取反，末位加1”的規(guī)則，對于學(xué)生來說是一個抽象難懂的過程。如何通過補碼實現(xiàn)減法運算，需要設(shè)計專門的電路實現(xiàn)通過[X]補得到[-X]補的功能。在加法器電路上增加控制端M的方式實現(xiàn)并利用Logisim仿真驗證，若M=0，做加法運算，M=1，做減法運算，讓學(xué)生完整地看到了將一個抽象的計算法則通過一個具體的邏輯電路實現(xiàn)其功能的過程，對培養(yǎng)學(xué)生的設(shè)計能力起到了一定作用。對于陣列乘法器先用手工計算的方式分析每個部分積可以通過與門陣列得到，然后利用全加器進(jìn)行累加的方式實現(xiàn)乘法運算。如圖2所示通過分析進(jìn)位信號的傳遞，讓學(xué)生更直觀理解乘法的運算過程。圖3所示為加減交替法的陣列除法器，使用可控加減法單元CAS作為基本組件。以定點正小數(shù)相除為例，假設(shè)X＜Y，第一行CAS做減法，每一行最左側(cè)CAS的進(jìn)位輸出決定商的數(shù)值，并且控制下一行做加法還是減法。

圖2 5位無符號陣列乘法器

圖3 加減交替法的陣列除法器

3.2 存儲器設(shè)計

存儲器中地址線、數(shù)據(jù)線等比較抽象，學(xué)生難以真正理解存儲器的讀寫過程。在給學(xué)生建立主存儲器地址空間和存儲空間等基本概念的基礎(chǔ)上，應(yīng)突出存儲器芯片地址概念的物理內(nèi)涵、按地址訪問等基本特征，為此設(shè)計了漢字字庫擴(kuò)展實驗。涉及到的知識點包括地址空間的分配、片選信號的產(chǎn)生以及與CPU的連接等。如圖4所示為漢字字庫擴(kuò)展實驗，要求用4個小容量芯片（地址線12位，數(shù)據(jù)線32位）通過字?jǐn)U展的方式組成一個較大容量芯片（地址線14位，數(shù)據(jù)線32位）。理論課的難點在于片選信號的作用，很多學(xué)生不能理解芯片的工作方式。通過實驗電路的設(shè)計和地址的分配可以讓學(xué)生深刻理解字?jǐn)U展的原理，即這4個小芯片不是同時讀寫，而是由高位地址控制讀寫哪個芯片，低位地址讀對應(yīng)存儲單元的內(nèi)容，讓學(xué)生在數(shù)字邏輯中學(xué)到的組合電路知識得到了應(yīng)用。

圖4 漢字字庫擴(kuò)展實驗

同時設(shè)計了MIPS寄存器實驗，要求學(xué)生構(gòu)建一個MIPS寄存器組，內(nèi)部包含32個32位寄存器，具有一個寫入端口和兩個讀出端口。通過數(shù)據(jù)選擇器的地址端選擇對應(yīng)的寄存器編號來訪問寄存器的內(nèi)容，類似于一個具有多個地址端口和多個數(shù)據(jù)端口的高速存儲器。

3.3 CPU設(shè)計

在完成運算器、存儲器的基礎(chǔ)上進(jìn)行封裝，添加控制器、暫存器、符號擴(kuò)展器、指令寄存器、狀態(tài)字寄存器等部件組成一個完整的計算機系統(tǒng)，這對學(xué)生的綜合設(shè)計能力提出了較高的要求。控制器是計算機的核心部件，指令周期、指令譯碼、操作控制、時序控制的原理更加抽象復(fù)雜，學(xué)生理解起來有較大的難度。實驗要求學(xué)生以單總線硬布線控制器為例設(shè)計5條MIPS核心指令（LW、SW、BEQ、ADDI、SLT）的三級時序控制器，實現(xiàn)內(nèi)存地址從0x80開始的8個字單元的有符號數(shù)的降序排序。分析控制信號的產(chǎn)生要考慮在不同指令操作碼譯碼輸出信號、狀態(tài)周期電位、節(jié)拍電位下的有效情況，其本質(zhì)是一個組合邏輯。指令譯碼信號的輸出是通過分線器分出操作碼對應(yīng)的字段再通過比較器判斷得到。表1給出了典型控制信號的產(chǎn)生條件。這些控制信號可以分成四類：輸出信號out是互斥的，控制向總線輸出數(shù)據(jù)；輸入信號in控制總線的數(shù)據(jù)送入到功能部件，需要時鐘配合；運算器控制信號控制運算器的加減法運算；內(nèi)存讀寫控制信號Read、Write。

表1 控制信號產(chǎn)生條件

時序發(fā)生器的作用是產(chǎn)生狀態(tài)周期電位、節(jié)拍電位信號，主要包括狀態(tài)寄存器，狀態(tài)機組合邏輯，輸出函數(shù)組合邏輯三部分。其中狀態(tài)機負(fù)責(zé)現(xiàn)態(tài)與次態(tài)的轉(zhuǎn)換，輸出函數(shù)根據(jù)當(dāng)前狀態(tài)生成狀態(tài)周期電位和節(jié)拍電位。利用組合邏輯的方法分析得到輸出函數(shù)的邏輯表達(dá)式，從而讓學(xué)生有效應(yīng)用在數(shù)字邏輯課程學(xué)到的方法。

在設(shè)計好多功能運算器、硬布線控制器電路的基礎(chǔ)上添加RAM、Register 兩個組件并通過三態(tài)門控制輸出就組成了單總線結(jié)構(gòu)CPU。指令寄存器通過分線器分出rs、rt、rd字段。其中0-15位連接符號擴(kuò)展器分離出立即數(shù)或分支地址字段。寄存器的讀端口通過多路選擇器的控制端RegDst、RegTgt 選擇rs、rt、rd。圖5給出了單總線結(jié)構(gòu)的定長指令周期MIPS CPU完整電路圖。在RAM中加載指令鏡像，啟動時鐘運行冒泡排序程序，在最上面的隧道標(biāo)簽處用發(fā)光二極管顯示當(dāng)前處于addi指令的取指周期和T3節(jié)拍，總線上用探針組件也可以實時顯示傳輸?shù)臄?shù)據(jù)。

圖5 單總線定長指令周期CPU設(shè)計實驗

微程序控制器由指令譯碼器、微程序入口查找邏輯和條件判別測試邏輯三個子電路組成。微程序入口地址是指令譯碼信號的組合邏輯，可以直接利用數(shù)字邏輯的方法得到。一旦微程序設(shè)計完畢，微程序的入口地址就是固定的。條件判別測試邏輯是根據(jù)微指令中的條件判別測試字段的和狀態(tài)條件的值生成多路選擇器的控制端，從而控制微指令的地址。根據(jù)微操作控制信號生成的微指令保存到控制存儲器中，從而完成微程序控制器的設(shè)計。微地址與現(xiàn)代二級時序硬布線控制器的狀態(tài)機編碼等價，因此也很方便實現(xiàn)現(xiàn)代時序硬布線控制器的電路圖。通過CPU設(shè)計實驗，學(xué)生能很好地理解控制器的原理和指令的執(zhí)行過程，對于提高學(xué)生的硬件分析設(shè)計能力起到了較好的效果。

單周期和多周期硬布線控制器的設(shè)計實驗是為了比較不同CPU設(shè)計方案對成本、效率、價格的影響。為了進(jìn)一步提高程序執(zhí)行效率，引入了指令流水線。流水CPU設(shè)計實驗是對學(xué)生能力要求較高的實驗，通過該實驗，幫助學(xué)生從MIPS單周期CPU開始逐步構(gòu)建無沖突冒險的理想指令流水線，能處理分支相關(guān)的指令流水線，采用氣泡處理數(shù)據(jù)相關(guān)的氣泡式流水線，采用重定向解決數(shù)據(jù)相關(guān)的重定向流水線，并最終在MIPS五段流水線上實現(xiàn)動態(tài)分支預(yù)測技術(shù)。

4 頭歌實踐教學(xué)平臺應(yīng)用

頭歌EduCoder是信息技術(shù)類實踐教學(xué)平臺，涵蓋了計算機、軟件工程、大數(shù)據(jù)、人工智能、物聯(lián)網(wǎng)等專業(yè)課程的超60000個實訓(xùn)案例，建立了學(xué)、練、評、測一體化實驗教學(xué)體系?？梢酝ㄟ^如下幾步創(chuàng)建專屬的計算機組成原理在線實驗課堂。

4.1 登錄賬號

登錄www.educoder.net注冊賬號后，主頁面點擊教學(xué)課堂，填寫課堂名稱、學(xué)時、學(xué)分、結(jié)束時間等信息創(chuàng)建在線課堂。課堂模塊包括通知公告、課堂實驗、圖文作業(yè)、分組作業(yè)、在線考試、教學(xué)資料、問卷調(diào)查、互動討論、數(shù)據(jù)統(tǒng)計、視頻直播等，可以根據(jù)實際教學(xué)需要進(jìn)行選擇。

4.2 創(chuàng)建在線實驗

（如圖6）根據(jù)教學(xué)的進(jìn)度選擇實驗項目將其發(fā)送到新建的課堂。將課堂邀請碼發(fā)送給學(xué)生后，學(xué)生加入課堂。教師可以將視頻、課件、資料等上傳并發(fā)布到課堂，并可對課堂實驗的發(fā)布方式、評分規(guī)則、實驗項目等進(jìn)行設(shè)置。

4.3 綜合評估

學(xué)生進(jìn)入課堂后可以看到已發(fā)布的實驗項目，即可開展在線實驗。實驗電路完成后，利用記事本打開電路文件，將文件內(nèi)容復(fù)制粘貼到平臺中，點擊右下角評測即可自動評測。（如圖7）在硬布線控制器的測試頁面依次顯示計數(shù)器、當(dāng)前十六進(jìn)制指令、equal標(biāo)志、狀態(tài)周期點位、節(jié)拍點位、控制總線數(shù)據(jù)、錯誤位等信息。通過預(yù)期輸出與實際輸出的對比，可以查看發(fā)生錯誤的時鐘周期，進(jìn)而對電路進(jìn)行檢查并改正，方便調(diào)試。教師可進(jìn)入學(xué)生工作臺查看電路代碼，實時監(jiān)控實驗進(jìn)展。

圖7 實驗項目自動測試

學(xué)生提交實驗項目后，平臺可自動對其代碼進(jìn)行查重，如有重復(fù)抄襲情況，可以將其打回并進(jìn)行點評。所有學(xué)生完成后教師可以查看學(xué)生成績、評測次數(shù)和耗時，并一鍵導(dǎo)出成績（如圖8）。

圖8 學(xué)生實驗成績查詢和導(dǎo)出

所有的實驗無需任何硬件實驗平臺，有效突破傳統(tǒng)硬件實驗對時間和場地的限制，極大拓展了課外實驗時間，大大提升了實驗效果。實驗項目跟理論教學(xué)同步，枯燥的理論知識得以在實踐中得到驗證，由易到難，可根據(jù)學(xué)生學(xué)習(xí)情況設(shè)置必做和可選實驗。在實驗中設(shè)置自動測評系統(tǒng)，系統(tǒng)可進(jìn)行故障記錄、自動評分，及時反饋實驗結(jié)果，為實驗提供精準(zhǔn)指導(dǎo)。學(xué)生通過自主學(xué)習(xí)和主動實踐的遞進(jìn)式學(xué)習(xí)不斷提高系統(tǒng)設(shè)計能力，真正做到以學(xué)生為中心的教學(xué)方式的轉(zhuǎn)變，讓學(xué)生主動參與到教學(xué)活動中。通過門電路級的仿真實驗并封裝成子模塊組合成完整的CPU，學(xué)生由淺入深地學(xué)習(xí)了各功能部件的設(shè)計，并將所學(xué)知識靈活地在各功能部件中加以擴(kuò)展應(yīng)用，分析不同設(shè)計方法對成本、效率、速度的影響，有效地加強了系統(tǒng)觀的培養(yǎng)，也促進(jìn)了實驗教學(xué)模式的改革。

5 結(jié)語

通過在計算機組成原理實驗課程中應(yīng)用Logisim，學(xué)生在數(shù)字邏輯電路中學(xué)到的設(shè)計思想能夠得到充分展現(xiàn)與應(yīng)用，從門電路級的仿真實驗中完成主要功能部件的設(shè)計如多功能運算器、存儲器和控制器，并把它們組合成一個完整的計算機系統(tǒng)。在頭歌平臺發(fā)布實驗，系統(tǒng)進(jìn)行自動評測，教師可以在線監(jiān)測學(xué)生的完成情況，實驗結(jié)果后臺自動記錄并能一鍵導(dǎo)出實驗成績，對提高學(xué)生的硬件系統(tǒng)設(shè)計與系統(tǒng)能力的培養(yǎng)起到了較好的效果。在今后的教學(xué)中將基于計算機組成實驗取得的成功經(jīng)驗，實現(xiàn)RISC-V指令集的現(xiàn)代時序硬布線控制器和微程序控制器，并為不同的時序系統(tǒng)增加中斷處理機制。為進(jìn)一步提高學(xué)生的軟硬件協(xié)同設(shè)計能力，在后續(xù)課程中逐步融入操作系統(tǒng)和編譯原理實驗，形成從硬件、系統(tǒng)軟件到應(yīng)用軟件的計算機系統(tǒng)綜合實驗課程。