高精度流水線逐次逼近混合型模數(shù)轉(zhuǎn)換器設(shè)計(jì)

摘要：為滿足數(shù)字X射線系統(tǒng)中光電二極管陣列讀出電路對(duì)平均性能優(yōu)越的模數(shù)轉(zhuǎn)換器（analog-to-digital converter， ADC）的要求，設(shè)計(jì)一款高精度流水線逐次逼近混合型模數(shù)轉(zhuǎn)換器. 采用帶有預(yù)放大級(jí)的增益增強(qiáng)型放大器結(jié)構(gòu)，實(shí)現(xiàn)了高能效運(yùn)放設(shè)計(jì). 使用最低有效位（least significant bit， LSB）平均抗噪聲方法，簡(jiǎn)化第二級(jí)比較器結(jié)構(gòu)，有效降低了系統(tǒng)功耗. 運(yùn)用基于延遲鎖相環(huán)（delay-locked loop， DLL）反饋環(huán)路實(shí)現(xiàn)比較器時(shí)鐘自調(diào)節(jié)，提高了異步時(shí)序魯棒性. 基于0.18 μm EPI BCD工藝完成對(duì)ADC電路設(shè)計(jì)、版圖繪制和后仿真驗(yàn)證. 在5.0 V供電電壓、5 MS/s采樣率的條件下，有效位數(shù)ENOB為15.61 bit，信噪失真比SNDR為95.73 dB，非雜散動(dòng)態(tài)范圍SFDR為110.72 dB.

關(guān)鍵詞：集成電路；模數(shù)轉(zhuǎn)換器；LSB平均抗噪聲；DLL時(shí)鐘自調(diào)節(jié)環(huán)路；高能效運(yùn)放

中圖分類號(hào)：TN792 文獻(xiàn)標(biāo)志碼：A

X射線因其波長(zhǎng)極短、能量很大、穿透性很強(qiáng)的特點(diǎn)被廣泛應(yīng)用在醫(yī)療、工業(yè)探測(cè)、航天探索等領(lǐng)域［1］.近年來(lái)，為解決傳統(tǒng)X射線膠片患者暴露面積大、圖像信號(hào)弱、患者吞吐量低的問(wèn)題，數(shù)字X射線圖像采集系統(tǒng)快速發(fā)展.數(shù)字X射線圖像采集系統(tǒng)中光電二極管陣列的列級(jí)像素單元共用一個(gè)ADC，同時(shí)X射線穿過(guò)軟組織數(shù)目指數(shù)減少，對(duì)ADC的精度和速度提出了高要求［2］.由于光電二極管陣列同時(shí)使用多個(gè)ADC，為避免各列之間出現(xiàn)偽影，要求ADC具有良好的線性度.由此，對(duì)應(yīng)用于數(shù)字X射線圖像采集系統(tǒng)的綜合性能優(yōu)越的ADC需求越來(lái)越迫切.傳統(tǒng)流水線型ADC為了提高速度，其電路規(guī)模擴(kuò)大，功耗急劇提高；而傳統(tǒng)的逐次逼近型ADC雖規(guī)模更小，功耗更低，但其工作原理使其速度受限［3-4］. 綜合兩種結(jié)構(gòu)模數(shù)轉(zhuǎn)換器優(yōu)勢(shì)互補(bǔ)的特性，近年來(lái)國(guó)內(nèi)外研究者提出了在控制功耗的前提下提升ADC精度和速度指標(biāo)的高精度流水線逐次逼近混合型（pipelined-successive approximation register，PipelinedSAR）ADC結(jié)構(gòu)，但該結(jié)構(gòu)仍存在一些問(wèn)題：1）為了降低子級(jí)ADC比較器噪聲需要使用低噪聲比較器，從而使其功耗提高. 現(xiàn)有的取代低噪聲比較器的方案因引入殘差放大器而使其設(shè)計(jì)難度提高［5］. 2）在使用閉環(huán)運(yùn)放的ADC設(shè)計(jì)方案中，為實(shí)現(xiàn)高性能，運(yùn)放會(huì)使功耗提高. 3）為降低時(shí)鐘抖動(dòng)，ADC采用異步時(shí)序控制，在子級(jí)逐次逼近混合型ADC中，為保證電容陣列數(shù)模轉(zhuǎn)換器（capacitive array digital-to-analogconverter，CDAC）建立時(shí)間，提升了比較器時(shí)鐘的設(shè)計(jì)難度，提高了系統(tǒng)對(duì)異步時(shí)序魯棒性的要求.

針對(duì)上述問(wèn)題，本文設(shè)計(jì)了一種綜合性能優(yōu)越的Pipelined SAR ADC， 使用最低有效位（least sig?nificant bit，LSB）平均抗噪聲方法［6］提高系統(tǒng)對(duì)第二級(jí)比較器噪聲容限，簡(jiǎn)化了第二級(jí)比較器結(jié)構(gòu). 使用帶有預(yù)放大級(jí)的增益增強(qiáng)型運(yùn)放［2］，在限制功耗的前提下提高運(yùn)放的速度. 為解決異步比較器時(shí)鐘設(shè)計(jì)困難問(wèn)題，提出基于延遲鎖相環(huán)（delay-lockedloop，DLL）反饋環(huán)路的比較器時(shí)鐘自調(diào)節(jié)方案，提高了異步時(shí)序魯棒性. 通過(guò)后仿真驗(yàn)證了ADC性能的優(yōu)越性.

1 Pipelined SAR ADC 整體架構(gòu)

本文設(shè)計(jì)的Pipelined SAR ADC整體架構(gòu)如圖1所示. 基于0.18 μm EPI BCD 工藝設(shè)計(jì)，聯(lián)合考慮ADC線性度、噪聲及功耗，采用兩級(jí)“8+9”的整體架構(gòu)，異步時(shí)序邏輯控制，第一級(jí)8 bit量化結(jié)果與第二級(jí)9 bit量化結(jié)果通過(guò)數(shù)字校正單元輸出16 bit量化結(jié)果. ADC主要包括CDAC、比較器、SAR邏輯電路、余差放大器、異步時(shí)鐘產(chǎn)生電路、失配校準(zhǔn)控制邏輯電路等模塊.采用帶有預(yù)放大級(jí)的增益增強(qiáng)型套筒式共源共柵結(jié)構(gòu)的余差放大器實(shí)現(xiàn)32倍的級(jí)間增益，在控制功耗的同時(shí)提高余差放大器的速度. 為降低失調(diào)和噪聲，第一級(jí)比較器采用帶有兩級(jí)預(yù)放大器的全差分比較器結(jié)構(gòu).利用LSB平均抗噪聲方法提高系統(tǒng)對(duì)第二級(jí)比較器噪聲的容限，從而簡(jiǎn)化第二級(jí)比較器的結(jié)構(gòu)，使用帶有一級(jí)預(yù)放大器的全差分比較器結(jié)構(gòu)，降低功耗. 此外，在第二級(jí)使用基于DLL 的反饋環(huán)路實(shí)現(xiàn)比較器時(shí)鐘的自調(diào)節(jié)，緩解DAC建立時(shí)間設(shè)計(jì)的復(fù)雜性，提高異步時(shí)序的魯棒性.余差放大器在第一級(jí)轉(zhuǎn)換后的空閑時(shí)間對(duì)余差放大，第二級(jí)在余差放大器的采樣時(shí)間轉(zhuǎn)換.

1.1 CDAC 設(shè)計(jì)

本文采用基于共模電平的開關(guān)切換方案，如圖2所示. 在采樣階段，電容陣列正負(fù)端上極板連接共模電平VCM，電容陣列正端（P端）下極板連接差分輸入信號(hào)VIP，電容陣列負(fù)端（N端）下極板連接差分輸入信號(hào)VIN. 計(jì)算采樣階段電容陣列總電荷為：

式中：C1為第一級(jí)單位電容；QP 為P端電容上電荷；QN 為N端電容上電荷.

采樣階段結(jié)束后，電容陣列正負(fù)端上極板先與共模電平VCM斷開，電容陣列正負(fù)端下極板連接共模電平VCM. 計(jì)算采樣階段結(jié)束后電容陣列總電荷：

式中：VTOP_P為電容陣列正端（P端）上極板電壓；VTOP_N為電容陣列負(fù)端（N端）上極板電壓.

根據(jù)電荷守恒：

采樣階段結(jié)束后，如果VTOP_Plt;VTOP_N，比較器結(jié)果為0，在比較器第1次比較結(jié)束后，電容陣列正端（P端）最高位電容下極板切換至基準(zhǔn)電平VREFN（本設(shè)計(jì)中為0），電容陣列負(fù)端（N端）最高位電容下極板切換至基準(zhǔn)電平VREFP （本設(shè)計(jì)中為5.0 V），電容陣列其余電容下極板連接共模電平VCM. 計(jì)算第一次逼近電容陣列總電荷：

電容陣列上極板電壓如圖3中VTOP_P 和VTOP_N 所示.其中，CK_SAMP表示采樣時(shí)鐘，CK_COMP 表示比較器時(shí)鐘.重復(fù)上述逐次逼近過(guò)程，第一級(jí)獲得8 bit量化結(jié)果，第二級(jí)獲得9 bit量化結(jié)果. 由圖2可知，第二級(jí)采樣階段用縮放電容與電容陣列采樣，量化階段只使用電容陣列采樣，使得第二級(jí)量化范圍縮小至1/4，以此降低對(duì)余差放大器的閉環(huán)增益和輸出擺幅的要求.

與傳統(tǒng)的單調(diào)開關(guān)切換方案［7］相比，基于VCM的開關(guān)切換方案能耗更低，轉(zhuǎn)換過(guò)程中比較器輸入共模維持不變，且在切換前復(fù)位至共模電平利于縮短切換時(shí)間，提高響應(yīng)速度.

因?yàn)榈谝患?jí)CDAC的電容失配決定了整個(gè)ADC系統(tǒng)的積分非線性（integral nonlinearity，INL）指標(biāo)，為保證ADC的線性度，第一級(jí)CDAC選擇單段式結(jié)構(gòu)，單位電容為30 fF. 第二級(jí)CDAC 的電容失配對(duì)ADC線性度影響小，為降低規(guī)模及余差放大器的負(fù)載電容，第二級(jí)選擇兩段式結(jié)構(gòu)，單位電容為17 fF.

1.2 失配誤差校準(zhǔn)

電容陣列的失配誤差會(huì)影響ADC的線性度，進(jìn)而降低ADC的有效位數(shù). 為達(dá)到16 bit的量化精度，必須進(jìn)行失配誤差校準(zhǔn)，本設(shè)計(jì)針對(duì)第一級(jí)8 bit電容進(jìn)行前臺(tái)校準(zhǔn).

所設(shè)計(jì)的前臺(tái)校準(zhǔn)算法流程圖如圖4所示. 由校準(zhǔn)使能信號(hào)CAL_EN 控制ADC 是否進(jìn)入校準(zhǔn)模式，CAL_EN信號(hào)為1時(shí)進(jìn)入校準(zhǔn)模式，否則ADC處于正常工作模式. 以第一級(jí)最高位電容的校準(zhǔn)過(guò)程為例，校準(zhǔn)模式下采樣階段正端（P端）校準(zhǔn)位電容下極板連接VREFP，其他位電容下極板連接VCM；負(fù)端（N端）校準(zhǔn)位電容下極板連接VREFN，其他位電容下極板連接VCM. 計(jì)算電容陣列總電荷為：

式中：C8為第一級(jí)最高位電容值；ΔC8為第一級(jí)最高位電容的失配誤差.

校準(zhǔn)模式下量化階段，低位電容下極板連接VCM，電容陣列上極板電壓按照比較器結(jié)果逐次逼近，將校準(zhǔn)位電容的失配誤差量化. 計(jì)算電容陣列總電荷為：

式中：VOS為失調(diào)誤差. 根據(jù)電荷守恒，計(jì)算最高位量化實(shí)際權(quán)重.

變換極性，調(diào)換VREFN和VREFP電壓值再次校準(zhǔn)，兩次校準(zhǔn)結(jié)果相減取平均，實(shí)現(xiàn)用低于校準(zhǔn)位的電容陣列對(duì)校準(zhǔn)位電容失配的量化，同時(shí)消去失調(diào)誤差的影響. 從低到高位電容依次校準(zhǔn)后，得到實(shí)際電容陣列的權(quán)重.

1.3 LSB 平均抗噪聲方法

比較器噪聲是限制SAR ADC 實(shí)現(xiàn)高精度的重要因素，傳統(tǒng)降低比較器噪聲的方法功耗高［5］. LSB平均抗噪聲方法是針對(duì)采樣后轉(zhuǎn)換階段的比較器噪聲通過(guò)取多次比較結(jié)果平均的方法優(yōu)化比較器的決策以降低轉(zhuǎn)換階段的噪聲有效值［2］，以達(dá)到在保證ADC精度的條件下提高比較器噪聲容限、簡(jiǎn)化比較器結(jié)構(gòu)的目的.

LSB平均抗噪聲方法效果如圖5所示.LSB平均抗噪聲方法只在一定的噪聲閾值內(nèi)起作用，對(duì)于過(guò)高的比較器噪聲，LSB的比較器輸出結(jié)果都是錯(cuò)誤的；對(duì)于過(guò)低的比較器噪聲，LSB的比較器輸出結(jié)果都是正確的.這兩種情況下LSB平均抗噪聲方法都無(wú)效.

利用MATLAB軟件對(duì)LSB平均抗噪聲方法在不同比較器噪聲水平下的效果進(jìn)行建模仿真. 針對(duì)比較器噪聲水平為0.0LSB～0.8LSB 的情況，通過(guò)MATLAB 模型分別對(duì)平均次數(shù)M 為1～8次仿真，得到ADC信噪比，結(jié)果如圖6所示. 在相同比較器噪聲水平下，平均次數(shù)越高，ADC 信噪比越高，在大約0.3LSB的比較器噪聲水平下，LSB平均抗噪聲方法的效果最好.

在0.3 LSB比較器噪聲水平下，對(duì)不同平均次數(shù)LSB平均抗噪聲方法的效果進(jìn)行建模仿真， 結(jié)果如圖7所示，隨著LSB平均次數(shù)上升，ADC信噪比單調(diào)上升，但是在LSB平均次數(shù)大于4次后，提升LSB平均次數(shù)對(duì)提升ADC信噪比的影響變小. 同時(shí)，每增加1次LSB平均次數(shù)要犧牲比較器時(shí)鐘對(duì)應(yīng)的量化時(shí)間，所以選擇4次平均來(lái)實(shí)現(xiàn)LSB平均抗噪聲方法.

通過(guò)ADC MATLAB模型對(duì)使用LSB平均抗噪聲方法前后ADC輸出頻譜圖進(jìn)行仿真，如圖8所示，使用該方法前后ADC 有效位數(shù)分別為14.85 bit 和15.66 bit. 可見(jiàn)使用該方法可以降低ADC 頻譜圖的底噪，有效弱化比較器噪聲對(duì)ADC性能的影響.

聯(lián)合考慮LSB 平均抗噪聲方法，Pipelined SARADC時(shí)鐘分配如圖9所示. 考慮ADC采樣率為5 MS/s，采樣周期為200 ns，分配第一級(jí)采樣時(shí)間50 ns，轉(zhuǎn)換時(shí)間150 ns，轉(zhuǎn)換時(shí)間的前100 ns比較器完成8 bit比較；余差放大器在第一級(jí)采樣時(shí)間和比較器工作時(shí)間共150 ns的時(shí)間內(nèi)采樣，在第一級(jí)轉(zhuǎn)換時(shí)間內(nèi)第一級(jí)比較器工作后剩余的50 ns時(shí)間內(nèi)放大；第二級(jí)在余差放大器放大的50 ns時(shí)間內(nèi)采樣，在余差放大器采樣的150 ns內(nèi)完成轉(zhuǎn)換，轉(zhuǎn)換時(shí)間適應(yīng)比較器9次比較與LSB平均抗噪聲方法引入的4次冗余比較.

2 具體電路設(shè)計(jì)

2.1 帶預(yù)放大級(jí)余差放大器

余差放大器是Pipelined SAR ADC的關(guān)鍵模塊，為實(shí)現(xiàn)ADC 16 bit精度、5 MS/s采樣率的設(shè)計(jì)指標(biāo)，選擇帶預(yù)放大級(jí)的套筒式增益增強(qiáng)型運(yùn)算放大器結(jié)構(gòu)［2］. 如圖10所示，預(yù)放大級(jí)在小幅提升直流增益的同時(shí)引入遠(yuǎn)離主極點(diǎn)的次極點(diǎn)，將運(yùn)放的幅頻曲線向上平移，提升運(yùn)放的閉環(huán)帶寬，同時(shí)使用推挽式輸入結(jié)構(gòu)提升運(yùn)放速度. 對(duì)比傳統(tǒng)套筒式運(yùn)放，實(shí)現(xiàn)相同閉環(huán)帶寬的條件下，本文運(yùn)放的功耗降低了20%.運(yùn)算放大器與第一級(jí)電容陣列共256倍單位電容構(gòu)成的采樣電容和8倍單位電容構(gòu)成的反饋電容共同組成余差放大器模塊.

在3.7 pF負(fù)載電容，溫度為-40～85 ℃，電源電壓浮動(dòng)±5%，F(xiàn)F、TT、SS工藝角下對(duì)運(yùn)放進(jìn)行交流工藝電壓溫度（process voltage temperature，PVT）仿真，余差放大器PVT仿真結(jié)果如圖11所示. 由圖11可知，最差情況下，運(yùn)放也可以達(dá)到直流增益112.6 dB，32倍閉環(huán)增益下閉環(huán)帶寬41.678 MHz，32倍閉環(huán)增益處最差相位裕度63°，且最差增益帶寬和最差相位裕度不同時(shí)出現(xiàn)，運(yùn)放設(shè)計(jì)符合系統(tǒng)指標(biāo)要求.

2.2 比較器的設(shè)計(jì)

比較器的失調(diào)和速度影響ADC的精度和速度，是ADC電路的重要模塊之一. 為實(shí)現(xiàn)第一級(jí)13 mV的比較器失調(diào)要求，第一級(jí)比較器采用兩級(jí)預(yù)放大加Latch的結(jié)構(gòu)［8］，如圖12所示，比較器最后一級(jí)的輸入失調(diào)被兩級(jí)預(yù)放大級(jí)的增益衰減，比較器的失調(diào)主要由第一級(jí)預(yù)放大的失調(diào)決定，通過(guò)提高輸入管尺寸來(lái)提高第一級(jí)增益以減小失調(diào)，同時(shí)兩級(jí)預(yù)放大結(jié)構(gòu)可有效抑制回踢噪聲，降低比較器噪聲. 由于ADC第二級(jí)使用了前文介紹的LSB平均抗噪聲方法，比較器噪聲容限提高，第二級(jí)選擇一級(jí)預(yù)放大加Latch 結(jié)構(gòu)，簡(jiǎn)化了比較器結(jié)構(gòu)，降低了比較器的功耗.

為驗(yàn)證第一級(jí)比較器滿足ADC對(duì)失調(diào)電壓的需求，對(duì)首級(jí)比較器失調(diào)電壓進(jìn)行200個(gè)點(diǎn)的蒙特卡洛仿真，仿真結(jié)果如圖13所示，由仿真結(jié)果可知，第一級(jí)比較器失調(diào)電壓分布為-6.6～6.6 mV，滿足失調(diào)電壓要求.

2.3 異步時(shí)鐘與SAR 邏輯控制

傳統(tǒng)同步SAR ADC 外接時(shí)鐘為ADC 采樣率10倍及以上，導(dǎo)致時(shí)鐘抖動(dòng)明顯，且高速時(shí)鐘加大了片內(nèi)時(shí)鐘接收電路的設(shè)計(jì)難度［9］. 本文ADC采用異步邏輯控制電路，保證芯片外接時(shí)鐘與ADC采樣率一致，大大降低了外接時(shí)鐘頻率和片內(nèi)時(shí)鐘接收電路的設(shè)計(jì)難度.

異步比較器時(shí)鐘產(chǎn)生電路和SAR 邏輯電路如圖14所示. 在采樣時(shí)鐘為高電平時(shí)，D觸發(fā)器復(fù)位，當(dāng)采樣時(shí)鐘的反相時(shí)鐘CKB_SAMP為高電平時(shí)，因TRIGlt;8∶0gt;信號(hào)被復(fù)位至0，經(jīng)過(guò)負(fù)脈沖發(fā)生器（negative pulse generator，NPG）和與門后，比較器時(shí)鐘為高電平，比較器工作后產(chǎn)生比較結(jié)果，正負(fù)端結(jié)果經(jīng)過(guò)異或門產(chǎn)生的VALID信號(hào)一定為高，由移位寄存器和數(shù)據(jù)鎖存器構(gòu)成的SAR 邏輯電路開始工作，產(chǎn)生時(shí)鐘控制信號(hào)TRIGlt;8：0gt;，同時(shí)鎖存比較器輸出結(jié)果Olt;8：0gt;. TRIGlt;8：0gt;信號(hào)依次為高后，經(jīng)過(guò)負(fù)脈沖發(fā)生器和與門后，比較器時(shí)鐘信號(hào)CK_COMP被置為低電平，比較器被復(fù)位，VALID信號(hào)被復(fù)位為低電平，SAR邏輯電路與異步時(shí)鐘電路聯(lián)合產(chǎn)生信號(hào)如圖15所示，其中rlt;8：0gt;信號(hào)為TRIGlt;8：0gt;信號(hào)經(jīng)過(guò)負(fù)脈沖發(fā)生器產(chǎn)生的負(fù)脈沖信號(hào).

2.4 基于DLL 反饋環(huán)路的比較器時(shí)鐘自調(diào)節(jié)

2.3節(jié)介紹的異步SAR邏輯控制中，電容陣列上極板電壓的建立時(shí)間由負(fù)脈沖發(fā)生器中的延時(shí)單元決定，所設(shè)計(jì)的延時(shí)單元延時(shí)要保證電容陣列上極板電壓建立誤差在ADC精度16 bit的要求之內(nèi). 由于第二級(jí)使用1.3節(jié)介紹的LSB平均抗噪聲方法，在采樣時(shí)鐘低電平的時(shí)間里要完成12次轉(zhuǎn)換，對(duì)延時(shí)單元延時(shí)的設(shè)計(jì)難度較大，為保證各工藝角下的ADC精度，設(shè)計(jì)了基于DLL反饋環(huán)路的比較器時(shí)鐘自調(diào)節(jié)控制電路，異步SAR邏輯與比較器時(shí)鐘信號(hào)如圖15 所示. 自調(diào)節(jié)環(huán)路包含鑒相器（phase dis?criminator， PD）、電荷泵（charge pump， CP）、低通濾波器（low pass filter， LPF）和壓控延時(shí)線（voltage con?trol delay line， VCDL）［10-12］ ，實(shí)現(xiàn)了比較器時(shí)鐘的自調(diào)節(jié)，降低了延時(shí)設(shè)計(jì)難度，可以避免由于非理想因素導(dǎo)致設(shè)計(jì)延時(shí)偏移造成的CDAC 建立不完全或ADC位數(shù)缺失問(wèn)題，提高了ADC第二級(jí)異步SAR邏輯控制電路的魯棒性.

如圖16 所示，采樣時(shí)鐘CK_SAMP 和最低位轉(zhuǎn)換控制信號(hào)TRIGlt;0gt;輸入鑒相器，根據(jù)CK_SAMP和TRIGlt;0gt;上升沿的前后關(guān)系，鑒相器生成電荷泵的控制信號(hào)UP和DN，其中UP信號(hào)控制電容充電，DN信號(hào)控制電容放電，由此產(chǎn)生負(fù)脈沖發(fā)生器中壓控延時(shí)單元的控制電壓（control voltage，CV），經(jīng)過(guò)該反饋環(huán)路的調(diào)節(jié)，最終比較器時(shí)鐘CK_COMP合理地分配在采樣時(shí)鐘低電平時(shí)間內(nèi).

由于工藝引入的非理想因素導(dǎo)致初始狀態(tài)下壓控延時(shí)單元的延時(shí)過(guò)大，如圖17所示，有多個(gè)比較器時(shí)鐘周期落于采樣時(shí)鐘高電平時(shí)間內(nèi)，導(dǎo)致TRIGlt;0gt;信號(hào)未與正確的采樣時(shí)鐘上升沿被鑒相器識(shí)別導(dǎo)致DLL反饋環(huán)路進(jìn)入正反饋而失效. 為解決這個(gè)問(wèn)題，為DLL反饋環(huán)路設(shè)計(jì)了保護(hù)措施，如圖18所示. 如果有上述情況發(fā)生，鑒相器輸入會(huì)變?yōu)椴蓸訒r(shí)鐘和自身延時(shí)后的信號(hào)，強(qiáng)制壓控延時(shí)單元延時(shí)降低，DLL控制比較器時(shí)鐘回調(diào)，直到DLL反饋環(huán)路進(jìn)入正常的負(fù)反饋模式. 基于DLL的比較器時(shí)鐘自調(diào)節(jié)環(huán)路功能仿真結(jié)果如圖19所示.

3 后仿真結(jié)果

本文所設(shè)計(jì)的16 bit Pipelined SAR ADC由兩級(jí)多位SAR ADC及余差放大器組成，電路設(shè)計(jì)、版圖和后仿真驗(yàn)證基于0.18 μm EPI BCD工藝. 圖20為Pipelined SAR ADC版圖. 通過(guò)后仿真驗(yàn)證PipelinedSAR ADC的功能正常.

在5.0 V 供電電壓、5 MS/s 采樣率的條件下對(duì)ADC 的動(dòng)態(tài)性能進(jìn)行后仿真. 在輸入信號(hào)頻率為83.008 kHz時(shí)，本文設(shè)計(jì)的ADC的動(dòng)態(tài)性能指標(biāo)仿真結(jié)果如圖21所示.由圖21可知，非雜散動(dòng)態(tài)范圍SFDR為110.72 dB，信噪失真比SNDR為95.73 dB，總諧波失真THD為-109.43 dB，有效位數(shù)ENOB為15.61 bit.

在FF、TT、SS工藝角下分別對(duì)ADC的動(dòng)態(tài)性能進(jìn)行仿真驗(yàn)證，仿真結(jié)果如表1所示，在FF工藝角下，ADC動(dòng)態(tài)性能最差，但仍能保證SFDR為106.64 dB，SNDR 為93.74 dB，THD 為-106.55 dB，ENOB 為15.28 bit，保證優(yōu)越的動(dòng)態(tài)性能. 在SS 工藝角下，ADC動(dòng)態(tài)性能最好，原因是在SS工藝角下所設(shè)計(jì)的運(yùn)放相位裕度更優(yōu)，穩(wěn)定性更優(yōu)，有利于降低系統(tǒng)的非線性失真. 由于未進(jìn)行流片測(cè)試，為保證本文所設(shè)計(jì)的ADC 芯片在不同工作環(huán)境下的可靠性，針對(duì)ADC的動(dòng)態(tài)性能進(jìn)行了PVT仿真，電壓浮動(dòng)與溫度變化極限值狀態(tài)下ADC動(dòng)態(tài)性能如表2所示. 由表2可知，在溫度為-40～85 ℃，供電電壓浮動(dòng)為±10%的仿真條件下，ADC 能保證最低ENOB 為15.52 bit，SNDR 為95.05 dB， SFDR 為106.89 dB. 由此可知，ADC在供電電壓和環(huán)境溫度變化時(shí)能保證優(yōu)越的動(dòng)態(tài)性能.

對(duì)相關(guān)文獻(xiàn)提出Pipelined SAR ADC 的性能進(jìn)行總結(jié)并與本文設(shè)計(jì)進(jìn)行對(duì)比，如表3所示. 對(duì)比主要能體現(xiàn)ADC綜合性能的指標(biāo)（品質(zhì)因數(shù)FoMs）. 由表3 可知，與參考文獻(xiàn)相比，本文設(shè)計(jì)的PipelinedSAR ADC 在ENOB、SNDR、SFDR 等表征ADC 精度和線性度的指標(biāo)上普遍表現(xiàn)突出，本文設(shè)計(jì)的ADC的FoMs 指標(biāo)為171.8 dB. 綜上所述，本文使用的LSB平均抗噪聲方法以及所設(shè)計(jì)的高能效運(yùn)放能在有效控制功耗的前提下提高ADC 精度，從而提升ADC品質(zhì)因數(shù). 本文設(shè)計(jì)有著優(yōu)越的精度指標(biāo)和綜合性能.

4 結(jié) 論

本文設(shè)計(jì)了一款適應(yīng)數(shù)字X射線系統(tǒng)中光電二極管陣列讀出電路對(duì)后端ADC要求的高精度Pipe?lined SAR ADC. 通過(guò)采用基于DLL反饋環(huán)路的比較器時(shí)鐘自調(diào)節(jié)方案，降低系統(tǒng)延時(shí)設(shè)計(jì)難度，提升異步SAR邏輯魯棒性；采用LSB平均抗噪聲方法，簡(jiǎn)化第二級(jí)比較器結(jié)構(gòu)；采用帶有預(yù)放大級(jí)的增益增強(qiáng)型運(yùn)放，提升ADC速度. 后仿真結(jié)果顯示，本文設(shè)計(jì)的Pipelined SAR ADC 在5 MS/s 的采樣率下有很好的動(dòng)態(tài)性能，具有優(yōu)越的信噪失真比及非雜散動(dòng)態(tài)范圍.

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基金項(xiàng)目：國(guó)家重點(diǎn)研發(fā)計(jì)劃資助項(xiàng)目（2023YFB4402800）， National Key Research and Development Program of China（ 2023YFB4402800）