March算法在BIST電路設(shè)計中的作用機制

張瑩，趙綸

(電信科學(xué)技術(shù)研究院，北京 100094)

0 引言

隨著So C技術(shù)的發(fā)展，為了彌補傳統(tǒng)電路測試掃描技術(shù)效率低的不足，產(chǎn)生了一種能夠快速并有效地對數(shù)字系統(tǒng)進行測試與診斷的方法，即:自測試技術(shù).但自測試技術(shù)常常是在軟件中實現(xiàn)的，致使在電路測試中不可避免的存在診斷分辨率差、診斷時間長、效率低和使用費用較高等缺點.為了解決上述問題，一種電路的硬件自測試方法，即:通過在芯片內(nèi)部集成少量的邏輯電路實現(xiàn)對集成電路的測試技術(shù)應(yīng)運而生，這就是內(nèi)建自測試(BIST)技術(shù).該技術(shù)具有結(jié)構(gòu)簡單、有效測試時間短、測試靈活性強、可以實現(xiàn)在線經(jīng)常性測試等優(yōu)點.

本文基于March CE算法，設(shè)計了一種基于HHNEC 0.13μm的多片單、雙口RAM為測試對象的串行“BIST”電路.在電路內(nèi)部自身生成測試向量，而不需要外部施加激勵，并依靠自身決定得到的測試結(jié)果是否正確.該電路可以有效的滿足嵌入式存儲器的測試需求，實現(xiàn)對存儲器的準確檢驗和故障定位.

1 一種可嵌入式BIST電路設(shè)計

1.1 BIST電路結(jié)構(gòu)原理

設(shè)計是基于March CE算法設(shè)計了一種可嵌入式BIST電路，這種BIST電路可以隨意而靈活的嵌入到各種數(shù)字電路中，自動完成數(shù)字電路系統(tǒng)中的存儲器測試，該電路的結(jié)構(gòu)原理見圖1所示.

圖1 BIST電路結(jié)構(gòu)原理圖

圖1電路系統(tǒng)的組成:①BIST控制器:它是算法控制的核心;②地址生成器:產(chǎn)生遍歷整個RAM的地址序列;③數(shù)據(jù)生成器:產(chǎn)生數(shù)據(jù)及其“取反”的值;④控制生成器:在BIST控制器測試模式信號指揮下選擇RAM的輸入信號;⑤響應(yīng)分析器:實現(xiàn)測試響應(yīng)分析并行機制.

該電路的工作原理是:上電啟動后，系統(tǒng)進入測試模式，開始測試存儲單元.若發(fā)現(xiàn)故障單元，則BIST電路將故障信息傳給響應(yīng)分析電路，故障地址被保存到按內(nèi)容尋址存儲器中，生成故障位圖.測試完成后，內(nèi)建自修復(fù)算法根據(jù)位圖提供的故障信息分配冗余資源覆蓋故障單元.當(dāng)進入正常工作模式時，BIST電路被旁路，要訪問的地址被送往系統(tǒng)，由系統(tǒng)判斷所需要的存儲單元是否為已知故障單元.若是，則進行地址重映射，調(diào)用冗余單元;若不是，則訪問正常的存儲單元.

1.2 BIST電路設(shè)計與March算法的作用機制

在BIST電路設(shè)計時，先要從故障覆蓋率和實現(xiàn)的復(fù)雜度兩方面進行綜合考慮，來選擇March算法的故障覆蓋率高于80%，復(fù)雜度只有6n.March算法如下:

圖2電路設(shè)計圖中原理主要是依據(jù)式(1)的作用機制.依據(jù)圖1的結(jié)構(gòu)原理進行了BIST電路設(shè)計，電路設(shè)計圖見圖2所示.

圖2 BIST電路設(shè)計圖

其作用機制為:當(dāng)run_bist信號有效，且clk為上升沿、rst為低電平，BIST模塊開始工作.首先選擇待測 RAM，其中:dpram_usb_sel為 dpram_usb的片選信號，其中0選擇，1屏蔽;spram_crypto_sel為spram_crypto的片選信號，其中0選擇，1屏蔽;spram_system_sel為spram_system的片選信號，其中0選擇，1屏蔽;dpram_sel為dpram的片選信號，其中0選擇，1屏蔽.rd為RAM三態(tài)開關(guān)，低電平有效.wr為讀寫控制信號，其中，低電平為寫，高電平為讀.當(dāng)wr為低電平時，允許向RAM中寫入數(shù)據(jù)，之后根據(jù)March CE算法進行操作，當(dāng)wr為高電平時允許讀出數(shù)據(jù)，并判斷是否與寫入的數(shù)據(jù)值相同，若相同則繼續(xù)檢測，若不同則報錯.wr_data［7∶0］為寫數(shù)據(jù)信號，0復(fù)位.dpram_usb_addr［11∶0］為 dpram_usb 地址線，12'd2303 復(fù)位;spram_crypto_addr［10∶0］為 spram_crypto地址線，11'd2047復(fù)位;spram_system_addr［14∶0］為 spram_system 地址線，15'd32767復(fù)位;dpram_addr［8∶0］為 dpram 地址線，9'd511 復(fù)位.dpram_usb_rd_data［7∶0］為 dpram_usb 讀出數(shù)據(jù)線;spram_crypto_rd_data［7∶0］為 spram_crypto 讀出數(shù)據(jù)線;spram_system_rd_data［7∶0］為 spram_system 讀出數(shù)據(jù)線;dpram_rd_data［7∶0］為 dpram讀出數(shù)據(jù)線.bist_stop復(fù)位值為0，當(dāng)變?yōu)?時，表示RAM無錯誤測試完成.

2 BIST電路測試方案設(shè)計

在檢測圖2電路的測試方案設(shè)計中，應(yīng)用March算法中通用的數(shù)據(jù)背景對數(shù)公式:

式中，X為測試所需的數(shù)據(jù)背景的個數(shù);B為存儲器字長.

考慮在高測試效率和故障覆蓋率時，需要對測試向量進行擴展，并記錄擴展后的數(shù)據(jù)背景.當(dāng)March算法中的讀寫數(shù)據(jù)為1(或0)時，就將正向或反向的G個數(shù)據(jù)背景存儲到對應(yīng)的存儲器上，依式(2)依次對每個數(shù)據(jù)背景按照次序執(zhí)行相應(yīng)的操作，由此制約了測試方案機理和測試步驟.

測試中先外加一個run BIST信號，分別對4片RAM進行串行檢測，分別為各自的RAM選擇信號，每次選擇則由低電平表示有效.對選上的RAM進行March CE算法檢測，若此片檢測無誤，則進行下一片RAM的檢測.當(dāng)四片RAM均檢測完畢且無錯誤時mistake［2∶0］信號顯示000;當(dāng)RAM出錯時，mistake［2∶0］信號則顯示相應(yīng)數(shù)字，并馬上中斷程序;標志寄存器mistake有5種數(shù)值狀態(tài)，表示各自的RAM出錯情況，見附表所示.

附表 RAM出錯情況下的數(shù)值

在測試方案設(shè)計中最關(guān)鍵性技術(shù)是:使4片RAM的測試在同一個電路中執(zhí)行，而各自RAM容量不同，且對于dpram_usb與dpram這樣的雙口RAM，需分別檢測每一個端口.

在測試中，采用最大容量32 K，即地址位寬為15位，則dpram_usb地址線取其中的12位，spram_crypto地址線取其中的11位，dpram_addr地址線取其中的9位.對于雙口RAM，在測試中，給出了一個單雙口選擇信號，在選擇單口RAM時，此信號被屏蔽.

3 BIST電路自測試功能的測試

利用圖2的BIST電路對2K+256Byte DPRAM、2K Byte SPRAM、32K Byte SPRAM 和512Byte DPRAM芯片進行串行檢測.在測試過程中，采用March CE算法檢測:固定故障、開路故障、轉(zhuǎn)換失效故障、地址失效故障、字間耦合故障和動態(tài)故障.而其中，設(shè)計采用22個狀態(tài)的狀態(tài)機實現(xiàn)操作流程，并分別對4片RAM進行串行檢測，其各狀態(tài)機轉(zhuǎn)移圖見圖3所示.

圖3 March CE算法的各狀態(tài)機轉(zhuǎn)移圖

圖3中，ack為各RAM單個地址測試完成后的標志信號;ack_delay為ack的延時信號;在測試中，state 0確定單個地址是否測試完成，則把A1寫入RAM，地址自減;若測試完成，則寫入～A1，地址自增;state 1延遲一個clock;state 2確定單個地址是否測試完成，若未完成，則繼續(xù)寫入;若測試完成，則寫入A1，地址自減;state 3寫入～A1;state 4讀數(shù);state 5確定單個地址是否已經(jīng)讀完，若讀完，則寫入A3;state 6寫入數(shù)據(jù)，地址自減;state 7若單個地址寫滿，則寫入A2;否則寫入～A3;state 8讀出數(shù)據(jù);state 9寫入A3;state 10讀出數(shù)據(jù)，地址自增;state 11寫入A3;state 12若單個地址寫滿，則寫入A4;否則寫入～A2;state 13讀數(shù)據(jù);state 14寫入A2;state 15讀出數(shù)據(jù)，地址自減;state 16寫入數(shù)據(jù);state 17若地址已經(jīng)寫滿，則寫入～A4;若未寫滿，則讀出數(shù)據(jù);state 18讀出數(shù)據(jù);state 19寫入A4;state 20讀出數(shù)據(jù)，地址自增;state 21寫入數(shù)據(jù).其中:低電平為寫，高電平為讀.

4 BIST電路的仿真

在Modelsim環(huán)境下對所設(shè)計的BIST電路(圖2)進行仿真，其Debussy仿真波形見圖4所示.

圖4 BIST電路的仿真圖

從圖4中可知，每次對選上的單口RAM進行一次March CE算法檢測，對雙口RAM進行兩次March CE算法檢測.當(dāng)一片RAM測試完成時，result信號升起，若此RAM檢測無錯誤，wrong信號為低電平，且 mistake［2:0］為000;當(dāng)一片 RAM測試出錯時，result信號為低電平，wrong信號升起，且mistake［2:0］根據(jù)不同的RAM現(xiàn)實不同值.

從BIST電路的仿真圖中還可以看出，該電路能夠檢測出所有的注入故障，當(dāng)內(nèi)建自檢測執(zhí)行完畢后，stop信號自動置位.

5 結(jié)論

(1)在BIST電路設(shè)計中，采用March CE算法比其它算法精確度高，該算法制約了電路的工作機理和控制機制，制約了電路測試的工作步驟;

(2)本文設(shè)計的BIST電路可以同時對單口RAM(SRAM)和雙口RAM(DPRAM)進行檢測，檢測速度快;

(3)當(dāng)出現(xiàn)錯誤時，可以指出是哪片RAM上的哪個地址出錯，可以指出出錯的類型;

(4)只有一個輸出信號，便于電路集成后讀出信號;

(5)該BIST電路而不需要外部施加激勵，并向系統(tǒng)返回測試結(jié)果;

(6)該BIST電路具有良好的測試靈活性，能夠滿足普通嵌入式存儲器的測試需求，可實現(xiàn)對存儲器的準確檢驗和故障定位.

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