一種基于FPGA的AD9945驅動設計

洪冰心，鄭力新

（華僑大學 信息科學與工程學院，福建 廈門361021）

隨著計算機和通信技術的發展，機器視覺的應用更加廣泛，而FPGA因具有高性能、高靈活性、低開發成本、低成本的結構化ASIC移植等優點，在機器視覺中發揮著越來越重要的作用。AD9945是一款12 bit的高速CCD信號處理芯片，最高頻率可達到40 MHz，非常適用于處理高速CCD信號。

1 AD9945芯片簡介[1]

AD9945是一款高速CCD模擬信號處理芯片，最高頻率可處理40 MHz的面陣CCD模擬信號。其信號鏈主要由相關雙采樣(CDS)、數控可變增益放大器(VGA)、黑色電平鉗位、12位A/D轉換器組成。

1.1 AD9945內部寄存器

AD9945有4個內部寄存器，分別為工作寄存器、控制寄存器、暗電平鉗制水平寄存器、VGA增益寄存器。4個寄存器可通過3線串行數字接口(SCK、SDATA、SL)進行編程。通過編程可改變增益、黑電平校正、輸入時鐘極性及掉電模式等。各個內部寄存器詳細設置見其芯片手冊[1]。

對單個寄存器的賦值應滿足其芯片時序圖,并且注意4個寄存器應被連續寫入，第一個寄存器的地址(最低的地址)被寫入后，跟著寫入一個測試位(置 0)和 4個12 bit的數據(不足 12 bit的補 0)，其中地址位將跟著每一個12 bit的數據而自動增加。每一位SDATA的數據在SCK的上升沿被寫入。在所有的寄存器的值寫入期間，SL保持低電平，并且系統在SL上升沿后對寄存器的值進行更新。

1.2 AD9945工作流程

對于來自CCD的輸入信號，AD9945通過一個由0.1 μF的外部耦合隔直電容以及內置的高精度直流電平恢復電路，使CCD信號的直流分量保持在1.5 V左右，從而與3 V單電源輸入的 AD9945相匹配。接著AD9945對CCD信號進行相關雙采樣處理，即對CCD信號采樣兩次以提取視頻信息，這有效地防止了低頻噪音。相關雙采樣發生在SHP（復位電平）和SHD（像元信號電平）的上升沿，這兩個時鐘信號是完成采樣、發揮CCD性能的關鍵。然后AD9945可以通過10 bit的串行數字接口編程設置對CCD信號的增益進行調整,增益范圍從6 dB～40 dB。其增益調整的公式為：VGA增益(dB)=（VGA代碼值×0.035 dB）+5.3 dB。為了清除CCD信號鏈中殘留的偏置并跟蹤暗電平低頻的變化，AD9945還設置了一個光學暗電平鉗制反饋環。通過內部寄存器設置暗電平的參考值,并與ADC輸出的實際暗電平的值進行比較。產生的誤差信號經過數字濾波，通過一個D/A轉換器反饋到ADC的輸入。暗電平鉗制脈沖CLPOB應處于有效的CCD光學暗電平期間。最后CCD信號通過一個12 bit的AD轉換器輸出，并且輸出時延遲10像素時鐘。

2 AD9945驅動設計

2.1 AD9945時序分析[1-2]

AD9945要正常工作必須由時序發生器提供各種脈沖信號，以保證其內部寄存器能夠正確賦值，雙相關采樣信號SHP和SHD時序應滿足CCD信號要求以及CLPOB脈沖應處于有效的CCD光學暗電平期間。AD9945時序脈沖信號是一組周期性、關系較復雜的脈沖信號，它直接影響了對CCD信號的處理性能。本文設計的AD9945的時序包括三個部分：(1)3線串行數字接口（SCK、SDATA、SL），保證內部寄存器被正確賦值；(2)相關雙采樣信號SHP、SHD，確保采樣的準確性；(3)光學暗電平鉗制，減少鉗制噪聲。

預設當CCD數據頻率為40 MHz時，各個驅動信號的相位關系如表1所示。通過觀察各驅動信號的相位表和時序圖[1]可以得到：如果設t=T/8(T是驅動信號的周期),則 SHP、SHD、DATACLK 的脈沖寬度分別為 2 t、2 t、4 t，并且 SHP、SHD之間相位差為 2 t。由于 DATACLK上升沿必須處于SHD的上升沿與下一個SHP的下降沿之間，因此設DATACLK上升沿到SHP下降沿的相位為t。所以如果基準時鐘信號的周期為t，根據上述分析的結果可以得到各個驅動信號。

需要注意的是，表1中的各個驅動信號的相位關系是在CCD信號頻率為40 MHz時的，如果CCD信號頻率發生變化，各個驅動信號的頻率也應該跟著變化。

表1 驅動信號相位關系

2.2 AD9945驅動的程序設計[3]

主控芯片選用現場可編程門陣列。FPGA可以通過QuartusII軟件編程對其硬件結構和工作方式進行重構，從而使得硬件設計如同軟件設計方便快捷。本設計主要使用VHDL語言來編寫驅動程序。

AD9945最高工作頻率可以達到40 MHz，但是為了配合前端CCD提供的圖像數據信號(CCD信號為10 MHz)，把 AD9945的工作頻率設定為10 MHz(即 SHP、SHD、DATACLK頻率=10 MHz)，這樣與前端CCD信號達到同步。通過觀察SHP、SHD、DATACLK之間的相位關系以及上文的時序分析,發現需要一個80 MHz的基準時鐘(1/t=8/T)，然后對基準時鐘進行 8分頻，得到 10 MHz的信號。然而FPGA的基準時鐘信號是由一塊50 MHz的有源晶振產生，要想得到需要的80 MHz的信號，就必須進行小數分頻處理。選擇利用FPGA內部的鎖相環PLL完成8/5的小數分頻[3-4]。

2.2.1 AD9945內部寄存器程序設計

在AD9945對CCD信號進行采集之前，需要對其內部寄存器進行設置，使其工作在需要的狀態下。此步驟需要對3線串行數字接口(SCK、SDATA、SL)進行編程。

首先定義一個串行數據類型SPI=RAM_ARRAY，并賦初值，即是預計要向各個寄存器寫入的值，總共52位（3位地址位+1位測試位+每個寄存器12位×4個寄存器=52位）。通過SPI對串行數據接口SDATA進行賦值，實現對內部寄存器的設置。

然后編寫程序產生串行數據輸入時鐘SCK，因為SCK是頻率為10 MHz，占空比為1:1的方波，所以對80 MHz的基準時鐘進行8進制計數div8=(0,1,2,3,4,5,6,7)，當div8=0、1、2、3時，SCK為低電平。最后需要產生內部寄存器載入脈沖SL。定義一個52位的計數器 CNT52，對SCK的脈沖計數52次（用于串行數據的寫入）。計數期間SL置 0，結束后置1，并且在此期間當每一個 SCK上升沿到來時通過SPI對SDATA進行串行寫入（共52次）。

2.2.2 AD9945采樣時鐘的程序設計

通過對內部寄存器進行賦值，規定了AD9945的工作方式后，就可以編寫程序設計AD9945的采樣時鐘SHP、SHD、DATACLK。其中 DATACLK是數據像素同步時鐘，必須與前端CCD信號嚴格匹配，在這里也是通過軟件產生，實際驗證過程中再根據具體情況進行調整。

DATACLK 占空比為 1：1， 所以當 div8=0、1、2、3 時DATACLK為低電平；SHP和 SHD占空比都為 3：1，但是SHP比SHD超前，所以當div8=1、2時，SHP為低電平；當 div8=5、6時，SHD為低電平。

2.2.3 AD9945行鉗制時鐘輸入

通過觀察CCD輸出信號,發現CCD信號的有效像元之間夾雜著一些光學暗電平和一些空白像素，在此區間CCD是沒有輸出的。通過軟件設計PBLK和CLPOB脈沖信號，使AD9945采集的結果更準確。

設置CLPOB為20個像素時間寬度，而PBLK脈沖寬度的設置需要準確知道CCD空白像素的寬度，在此也是預設20個像素時間寬度,針對實際情況再進行調整。

2.3 驅動程序及仿真結果

由于設計需要的頻率較高，擔心FPGA編程后的管腳輸出達不到所需電壓，波形也不盡如人意，所以設計通過反向器來提升FPGA的輸出信號，使其達到AD9945的輸入要求，同時可以對波形進行整形，這就要求在編寫FPGA程序時，時序編寫要反向設計，按照上述時序分析反邏輯編寫。

驅動電路實體端口定義如下：

軟件（QuartusII）仿真結果如圖（圖 1～圖 3）。

通過把仿真得到時序圖與芯片要求的時序圖進行比較，發現設計得到的驅動信號符合AD9945數據手冊的要求，因此能正常驅動AD9945進行工作，完成對CCD信號的采集、處理。

[1]ADI公司.AD9945芯片資料,2003.

[2]常丹華.基于CPLD技術的CCD驅動時序產生方法[J].儀器技術和傳感器，2001(3):26-28.

[3]潘松，黃繼業.EDA技術與 VHDL(第二版)[M].北京：清華大學出版社,2007.

[4]吳繼華,王誠.Altera FPGA/CPLD設計(初級篇)[M].北京：人民郵電出版社,2010.