基于CPLD的視頻、音頻和數據綜合傳輸系統

胡秀潔，孫艷玉，張寶藝，宋家友

(鄭州大學 信息工程學院，河南 鄭州450001)

模擬式傳輸終端有信號同傳時交調干擾嚴重、容易受環境干擾影響、傳輸質量低、長期工作穩定性差等缺點，因此，市場上模擬傳輸終端已逐漸被數字傳輸終端所代替。本文設計了一種運用低壓差分信號(Low-Voltage Differential Signaling，LVDS)技術［1］的數字信號光纖傳輸系統，可以在一根光纖中同時傳輸4路數字視頻、1路音頻和1路數據信號。硬件基于E2PROM或Flash存儲器編程的CPLD，編程次數可達上萬次，相比FPGA具有系統斷電時編程信息不丟失和保密性好的特點。

所設計終端可用于平安城市、高速公路、銀行以及電力系統等的遠程監控、遠程會議、遠程教學、遠程醫療等領域，還可以根據需要將不同路數的視頻、音頻和數據進行任意組合以滿足各種不同需求。

1 系統設計

本設計由發送板和接收板2個部分組成。發送板實現的功能是:將4路無壓縮視頻信號和1路音頻信號進行高分辨率數字化，再與1路數據信號一起形成高速多路正向數字流通過CPLD器件，運用Verilog HDL語言編程，實現正向數據的一次復接，并運用LVDS技術將復接后的數據轉換為高速差分信號后通過光電一體模塊進行發送。接收板運用LVDS技術將接收到的混合信號進行低速分接，并通過CPLD器件二次分接，恢復視頻、音頻和數據信號，再進行數模、電平轉換后，發送到相應的端口。發送板和接收板結構設計框圖及所用芯片分別如圖1和圖2所示。

圖1 發送板結構框圖

CPLD是整個系統的核心，選擇Altera公司MAXⅡ器 件系列的EPM570T100C5芯片，該器件系列是一種非易失性、即用性可編程邏輯系列，是所有CPLD系列產品中成 本最低、功耗最小和密度最高的器件。

圖2 接收板結構框圖

2 硬件設計

綜合傳輸系統的硬件設計主要包括CPLD核心器件、視頻音頻數據信號采集、處理和電平轉換模塊、LVDS串化/解串化模塊以及信號的電光、光電轉換模塊。

2.1 視頻模塊

發送端視頻模塊由攝像頭采集模擬視頻信號，然后通過SGM9123芯片完成放大、濾波、鉗位［2］等預處理，并進行模數轉換，然后送入CPLD中完成數字信號的一次復接。光傳輸接收端視頻模塊實現的功能是將由CPLD輸出的數字信號送入TLC5602和SGM9123芯片進行數模轉換、視頻放大和低通濾波，最后轉換成模擬信號送到監控設備上。

發送端和接收端的視頻處理模塊［3］原理框圖分別如圖3和圖4所示。

視頻信號為模擬低頻信號，為得到CPLD所需的數字信號，必須經過放大、濾波和模數轉換。模擬信號中包含交流和直流分量，經過放大器時，由于其中耦合電容的影響，信號會失去直流部分。視頻信號失去直流部分，圖像的同步電平將不能固定在同一電平上，同步頭將隨圖像的變化而變化。所以為了使其不受圖像變化的影響，必須恢復直流分量，使同步頭鉗制在同一電平上。SGM9123是一個具有鉗位功能，內置帶寬為8 MHz的低通濾波器和6 dB增益放大電路的三通道視頻緩沖器，因此發送端和接收端的視頻驅動電路都采用此芯片。模數和數模轉換芯片則采用TLC5510和TLC5602，它們是8 bit、低功耗的轉換器。圖5為2路視頻發送原理圖。

圖5 2路視頻發送原理圖

2.2 音頻和數據模塊

數據信號利用RS-232通信接口傳輸到數據模塊發送端，數據模塊發送端和接收端通過MAX232［4］芯片進行轉換，將計算機串口信號電平和CPLD電平相互轉換，以達到計算機和CPLD可以通信的電平標準。圖6為1路數據發送原理圖。

發送端音頻模塊是將采集到的音頻信號傳輸至音頻編碼器，編碼后的數字信號接入CPLD;接收端則是對稱相反的過程。發送端和接收端的音頻處理芯片都采用AKM4550，它是一款低電壓，左、右聲道各16 bit的A/D和D/A便攜式數字音頻系統轉換器。

2.3 LVDS串化/解串設計

LVDS串化/解串芯片分別采用SN65LV1023和SN65LV1224，它們是10 bit串行器/解串器芯片組，并且SN65LV1023和SN65LV1224成對使用。經CPLD芯片處理后的視頻信號和音頻及數據信號送入SN65LV1023開始串化過程，10 bit輸入信號中低8 bit用于傳輸采樣轉化后的視頻信號，1 bit用于傳音頻和數據混合信號，1 bit為控制位信號。輸出的DOUT+和DOUT-送入光纖傳輸模塊，解串過程則相反。圖7為串化過程原理框圖。

圖7 串化過程原理框圖

2.4 光電模塊

發送端，信號經串化器二次復接后，所形成的高速數字差分信號通過光電轉化器轉換成光信號并通過光纖進行傳輸。接收端則把光纖傳來的信號再轉化為電信號，然后送入解串器作進一步處理。

本設計中采用的是1.25 Gbit/s與84 Mbit/s速率不對稱單模單纖光收發一體模塊，它可以通過單根光纖實現雙向工作，單電源+3.3 V/+5 V供電，發射器件可選用工作波長為1 310 nm或1 550 nm的FP、DFB激光器。

3 軟件設計

軟件設計利用Verilog HDL語言進行編程［5］，使CPLD實現所需功能。主要包括:各信號模塊初始化、提供時鐘信號、處理采樣數據、完成串行數據與并行數據的轉換以及擾碼/解擾碼［6］等。圖8和圖9是發送端和接收端程序流程圖。

3.1 發送端并/串數據轉換

發送端的視頻信號轉換頻率為15 MHz，而CPLD采樣頻率60 MHz。通過對60 MHz進行四分頻，得到4路15 MHz信號，因而可完成4路視頻信號串行輸入，并將4路視頻數據合并為1路數據流，共8 bit，與8 bit擾碼對應位異或后接至串化器的8個輸入端口。同樣，1路音頻信號經過編碼后和1路數據合并，與1 bit擾碼異或后接至串化器的另一個輸入端口。串化器最后一個控制口依次輸入00110011…，此信號用來識別視頻各路數據輸入，便于在接收端分離4路視頻信號。音頻數據時鐘為32 kHz，數據波特率為9 600 baud。發送端時序圖如圖10所示，其中，fold_out表示加擾碼前視頻和音頻數據混合信號輸出的數據流，p_serial_dtout表示加擾碼后輸出的數據流。

3.2 接收端串/并數據轉換

P_data_in是解串器一次分接后輸入CPLD的低速數字信號，其時鐘安排與發送端相同。根據時鐘信號的不同，可分出視頻、音頻和數據信號，并將其對應送入相應處理模塊。圖11為接收端時序圖，圖12為將時鐘周期縮小后音頻數據時序圖。

圖10 發送端時序圖(截圖)

3.3 擾碼/解擾碼設計

擾碼的作用是對輸入信號進行隨機化處理，以減少數據的連“0”和連“1”數目，確保接收端的位同步提取。同時還可以擴展基帶信號頻譜，起到加密效果。因此，需要對傳輸數據在發送端進行加擾，在接收端進行解擾。擾碼結構框圖如圖13所示。

圖13 擾碼結構框圖

擾碼信號通過循環移位寄存器產生，而擾碼器的結構則由擾碼生成多項式決定。本設計中使用的擾碼生成多項式為x4+x1+1。圖14所示是由該生成多項式確定的擾碼器結構框圖。

圖14 擾碼器結構框圖

設計中假設初始值為1010，由上式可知，下一值為1101，一直到第9個值為1000。取各組值的末位為第1個9 bit擾碼信號，然后初始值會變成下一個時刻的值，經過不間斷的循環，產生一系列9 bit數據擾碼。圖15為擾碼程序流程圖。

圖15 擾碼程序流程圖

4 結束語

本文所設計的綜合傳輸系統，以CPLD為核心，傳輸性能穩定，便于調試和升級。SGM9123等多功能芯片的選擇、對稱原則的設計布線，簡化了硬件電路的設計，降低了成本。同時運用LVDS技術，完成了圖像、聲音和計算機發出的操作指令的傳輸。經過實驗測試，圖像傳輸穩定，聲音傳輸清晰，計算機操作指令傳輸無亂碼和丟字現象，指令正確。

［1］蔣東初，李玉山.LVDS在高速數字系統中的應用研究［J］.現代電子技術，2009，32(7):147-150.

［2］姜鵬，何毅.應用CPLD的數字光端機的設計與實現［J］.自動化儀表，2011，32(1):80-82.

［3］王德勝，康令洲.基于FPGA的實時圖像采集與預處理［J］.電視技術，2011，35(3):32-35.

［4］任安虎，張燕.一種實用光端機的設計與實現［J］.電子設計工程，2010，18(9):55-58.

［5］潘松，黃繼業，潘明.EDA技術實用教程—Verilog HDL版［M］.4版.北京:科學出版社，2010.

［6］張立鵬，朱清新，青華平.100G以太網自同步并行擾碼算法實現［J］.通信技術，2010，43(5):135-137.