基于FPGA的光電系統同步自適應電路設計與實現

張寶宜，趙振海，李廣良，蘆 峰，楊永安

（西安應用光學研究所 陜西 西安 710065）

某光電系統作為火炮系統的一個分系統，其主要任務和使命是接收目標指示信息，對空中目標進行光電探測、捕獲和穩定跟蹤，并測量目標運動參數，實時地將數據傳送給火控計算機[1]。火炮系統工作時，光電分系統接收火炮系統同步時鐘信號，所包含的紅外熱像儀、電視攝像機、激光測距機、視頻跟蹤器、伺服機構等部件都要依據火炮系統的同步時鐘信號工作。在單體調試或者火炮系統同步時鐘信號出現故障的情況下，需選擇使用內同步時鐘工作，傳統的方法是在光電分系統的通訊控制板上有一跳線，通過跳線選擇內同步時鐘作為時鐘源。使用傳統的方法時，當外同步信號出現異常或中斷時，由于突然出現無同步信號的情況，會造成光電分系統工作紊亂，伺服機構也有可能失控出現飛車現象，嚴重時還可能會撞擊機械限位造成伺服機構損壞。為了查找故障原因，只能先給系統斷電，然后取下電路板手動跳線選擇內同步信號，然后定位故障。由于手動跳線選擇需要手動操作，必然增加了工作量，也為人為失誤埋下了隱患。本方案設計的一種同步自適應電路可實現系統內外同步信號的自適應切換，彌補了傳統方法的不足，避免了人為操作帶來的隱患，保證系統的安全工作。

1 FPGA芯片及Quartus II軟件介紹

現場可編程門陣列（FPGA）是一種用戶可編程的邏輯器件，具有高度靈活的用戶現場可編程方式，現場定義高容量電子數字系統的能力，可重復定義和反復改寫，由FPGA設計實現的產品具有集成度高、體積小、功耗低、可靠性高和開發周期短等特點，已得到大量廣泛的應用[2]。Quartus II軟件是Altera公司開發的新一代FPGA集成開發軟件，是MAX plusII的升級版本，功能更為強大[3]。本系統選用的FPGA芯片型號為EP1K50QI208，作為同步自適應電路的運行載體并實現通訊控制板的其它邏輯控制功能。

2 同步自適應電路工作原理

在光電分系統中，通訊控制板實現與火炮系統的總線通訊，負責接收火炮系統控制指令及同步時鐘信號，控制分系統各個部件正常工作。同步自適應電路為通訊控制板功能的一部分，主要包括時鐘分頻電路、時鐘檢測電路、時鐘切換電路，其工作原理如圖1所示。

系統上電后，由通訊控制板在板晶振經分頻器產生系統所需的各種同步時鐘信號。將系統同步信號、內時鐘信號送入時鐘檢測電路，通過對系統同步信號脈沖沿的檢測、判斷，可由檢測電路輸出的電平信號判斷系統同步信號的有無，當輸出檢測電平信號為高時，表明有系統同步信號，為低電平時表明無系統同步信號。時鐘切換電路接收檢測電平信號，為高電平時輸出系統同步信號，為低電平時輸出內同步信號，如此實現了輸出同步信號的自適應切換，從而同步信號不會中斷，保證系統的安全工作。

圖1 同步自適應電路工作原理圖Fig.1 Principle of synchronous adaptive circuit diagram

在單板調試時，由于無系統同步信號，由通訊控制板在板晶振產生分系統內各個部件所需的同步信號。

3 同步自適應電路設計

本電路設計在Quartus II 7.2軟件中開發實現，采用圖形設計和VHDL硬件描述語言混合設計方式[4-6]。同步信號自適應電路由時鐘分頻電路、時鐘檢測電路、時鐘切換電路構成。本系統中接收的同步信號周期為20 ms。

3.1 時鐘分頻電路

時鐘分頻電路如圖2所示，clkin為在板晶振輸出的20MHz時鐘信號，經多極計數分頻后輸出電路所需的160us_clk信號。圖3所示電路，20msINNER為系統所需的20 ms內同步信號；EN_IN_20MS為使能信號，EN_IN_20MS為高電平時，輸出有效；reset為輸入的復位信號，低電平有效。

圖2 分頻電路Fig.2 Frequency dividing circuit

圖3 內部20ms產生電路Fig.3 Internal 20ms circuit

3.2 時鐘檢測電路

內外時鐘信號檢測電路如圖4所示，輸入信號160us_clk為分頻電路分頻所得，sys20 ms為接收的火炮系統20 ms外同步信號，輸出信號dianping為電平檢測信號。檢測電路采用VHDL硬件描述語言設計，判斷有外同步信號時，輸出信號dianping變為高，無外同步信號時，輸出信號dianping變為低。從而就可根據信號dianping判斷有無外同步信號，為了保證其判斷的可靠性，防止時鐘誤切換，實際系統工作中判斷連續3個周期。

3.3 時鐘切換電路W

時鐘切換電路如圖5所示，通過對檢測電平dianping信號的邏輯判斷，20msout為輸出給光電系統內部所需的同步時鐘信號。即有系統同步sys20ms時，dianping信號為高，輸出的20msout即為sys20ms信號；無系統同步sys20ms時，dianping信號為低， 輸出的20msout即為20msINNER信號。

3.4 波形仿真

圖4 時鐘檢測電路Fig.4 Clock detecting circuit

圖6所示為無系統同步信號的仿真波形，即此時信號dianping為低電平。圖7為有系統同步信號的仿真波形，即當信號dianping變為高電平后，輸出同步時鐘20msout即為系統同步sys20ms。

圖5 時鐘切換電路Fig.5 Clock switching circuit

4 結束語

文中主要介紹了同步自適應電路的工作原理、電路設計及波形仿真，電路設計簡單、可靠。將電路集成在一片FPGA芯片中，使得電路集成度高、調試維護方便，易于升級改進。本電路已在某光電系統中成功應用，經驗證，同步自適應電路彌補了傳統方法的不足，避免了人為操作帶來的隱患，保證系統可靠穩定的工作。

圖6 無系統同步仿真波形Fig.6 No system of synchronous simulation waveform

圖7 有系統同步仿真波形Fig.7 A system of synchronous simulation waveform

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