基于FPGA的FM調制解調器的實現(xiàn)＊

曹 沅

（揚州萬方電子技術有限責任公司 揚州 225006）

1 引言

調頻FM（Frequency Modulation）信號是將發(fā)送的信息映射為載波的頻率變化函數(shù)的模擬調制方式。與AM 模擬調制方式相比FM 具有抗干擾和抗噪聲性能好，發(fā)射機可以使用高效率的非線性功放調制信息功率利用率高，接收機可使用限幅器消除和濾波器改善信噪比無需復雜的AGC電路接收性能好。但缺點是FM 信號占用的帶寬比AM 信號寬，發(fā)射接收設備較AM 復雜成本較高［1］。盡管如此由于FM 具有的優(yōu)勢還是在FM 立體聲廣播、集群調度通信、對講機、近距離遙控通信等方面得到了廣泛的應用。隨著無線通信技術的發(fā)展使得FM 系統(tǒng)設備的集成度逐步提高，體積和功耗逐步下降，設備成本也逐漸降低。軟件無線電技術的出現(xiàn)更是使得FM 調制解調的技術實現(xiàn)了飛躍。傳統(tǒng)的FM 調制采用VCO 直接調頻法或調相的間接調頻法，接收則采用LC諧振回路鑒頻的方法，并且有一些專用的FM 調制解調的芯片可以用來實現(xiàn)FM 收發(fā)系統(tǒng)。但隨著FM 專用芯片的逐漸停產和片上系統(tǒng)SOC（system on chip）的出現(xiàn)FM 調制解調的電路成了SOC 的一部分如調頻廣播收音機、對講機成了“單片機”，因此在一些特定單獨的FM 應用場合出現(xiàn)了無芯片支持系統(tǒng)實現(xiàn)的困難。本文正是基于這樣一種特殊的FM 應用采用軟件無線電技術實現(xiàn)FM 調制解調。

2 硬件平臺設計

FM 調制解調器硬件平臺框圖如圖1所示。

圖1 FM 調制解調器硬件平臺框圖

2.1 主要芯片選型

音頻模擬信號采樣ADC 和重建DAC 采用串行接口的芯片，ADC 采用MAXIM 公司的MAX1285，有效位數(shù)12位，采樣速率最高可達400Ksps，接口時序圖見圖2［2］所示。

圖2 MAX1285接口時序圖

DAC 采用AD 公司的AD5320，有效位數(shù)12 位，最高串行時鐘可達30Mhz，重建采樣點速率位。接口時序圖見圖3［3］所示。

圖3 AD5320接口時序圖

中頻采樣ADC采用AD 公司的AD9235，有效位數(shù)12位并行接口，最高采樣率65Msps，信噪比SNR 為75dBc，無雜散動態(tài)范圍SFDR 為85dBc，采樣帶寬高達500MHz，2.7V～3.6V 供電，功耗低于300mW。AD9235 時序圖見圖4［4］所示。

圖4 AD9235時序圖

數(shù)字上變頻芯片采用AD 公司的AD9856，集成12位DAC，內置可編程內插濾波器和時鐘乘法器，最高系統(tǒng)時鐘可達200MHz，最大輸出帶寬DC-80MHz，70MHz輸出時寬帶無雜散動態(tài)范圍SFDR 大于48dBc，窄帶SFDR 大于80dBc，接口時序圖見圖6［5］所示。

圖5 AD9856接口時序圖

2.2 工作原理

發(fā)射時輸入音頻由MAX1285 進行采樣，采樣速率位16Ksps。FPGA 使用主方式的SPI接口讀取ADC 樣點數(shù)據(jù)，進行25倍的內插產生400Kbps的采樣數(shù)據(jù)并進行FM調制產生零中頻的I、Q 路已調FM 信號。FPGA 通過并行接口將I、Q 路信號送AD9856進行數(shù)字上變頻產生已調的24MHz的中頻信號。

接收時輸入中頻信號由AD9235 進行帶通采樣，采樣率為19.2Msps。FPGA 使用并行接口讀取采樣后的中頻數(shù)據(jù)，進行數(shù)字下變頻和抽取濾波產生速率為400Ksps的零中頻I、Q 路數(shù)據(jù)并進行FM 解調，解調出的音頻數(shù)字信號通過主方式的SPI接口送AD5320重建模擬音頻信號。

3 FM 調制解調軟件算法設計

3.1 FM 調制算法

FM 數(shù)字域的信號可表示為［6］

其中TS為采用周期，Sm為調制信號，fc為載波頻率，mf為調頻指數(shù)，A為幅度。

零中頻基帶I、Q路數(shù)字域的信號為

因此，調制算法信號處理圖如下圖6所示。

圖6 FM 調制算法信號處理圖

求sin和cos可以采用查表法，預先存儲一張π／2大小的cos函數(shù)表，再進行象限擴展覆蓋2π，查表法具有速度快的優(yōu)點，但為了提供較大的相位分辨率需要耗占較大的儲存資源。另一種求sin和cos方法是cordic（coordinate rotation digital computer坐標旋轉數(shù)字計算機）算法，cordic算法是一種迭代算法輸入初值經過有限次的迭代計算得到一定精度的結果。cordic算法計算sin和cos函數(shù)的迭代算法如下［7］：

初值

迭代公式

收斂條件

其中θ為相位值，N為迭代次數(shù)，K預先計算的初值；sgn為符號函數(shù)。cordic算法的計算范圍為，因此也需進行象限擴展覆蓋2π相位值。cordic算法計算sin和cos函數(shù)的優(yōu)點耗占極少的存儲資源，但存在一定的延時，可采用流水線結構解決延時問題。

3.2 FM 解調算法

3.2.1 DDC算法設計

ADC 采樣的信號為中頻信號而FM 的解調算法基于零中頻的I、Q 路信號，因此必需先對采樣后的數(shù)字化的中頻信號進行數(shù)字下變頻（DDC）產生零中頻的I、Q 路信號，DDC原理框圖如圖7所示［8］。

圖7 DDC原理框圖

DDC 輸入的中頻信號為24MHz，采樣頻率為19.2MHz，則本振信號為

顯然混頻后的信號為

因此混頻器可以不使用乘法器來實現(xiàn)。

由于基帶I、Q 路信號的頻率較低，因此為了降低后續(xù)信號處理的速度壓力必需對混頻后的信號進行降低采樣率處理即進行抽取濾波，抽取濾波一般采用處理速率高資源消耗低的積分梳狀濾波器（CIC）來實現(xiàn)，一個四階的CIC抽取濾波器的原理框圖如圖8所示［9］。

圖8 四階的CIC抽取濾波器

為了進一步抑制I、Q 路信號的帶外雜散在CIC抽取濾波后可以再進行一次高帶外抑制的FIR 濾波。

3.2.2 FM 解調算法

FM 信號調制信息包含在頻率信息中，因此FM 解調可以先基于零中頻基帶I、Q 路信號解調出相位信息再對其進行微分運算（數(shù)字域為差分）解調出調制信號。另一種基于零中頻基帶I、Q 路信號的更簡便的FM 解調的算法是數(shù)字鑒頻，其算法如第3節(jié)［6］。

4 性能仿真與分析

在Matlab環(huán)境下對提出的FM 調制解調算法進行了仿真［10］，主要仿真參數(shù)如下：

1）調制信號幅度為1的1KHz的正旋波；

2）信噪比SNR＝40dB；

3）最大頻偏6KHz；

4）采樣率為200Ksps、400Ksps；

5）Cordic算法迭代次數(shù)N＝12；

6）仿真數(shù)據(jù)長度為4000。

采樣率為400Ksps時FM 調制仿真結果波形見圖9所示。

采樣率為200Ksps時FM 解調仿真結果波形見圖10所示。

圖9 FM 調制仿真結果波形

圖10 FM 解調仿真結果波形

仿真結果表明FM 調制解調的算法設計是正確的，符合實際系統(tǒng)的要求。如圖11 所示在系統(tǒng)采樣率為200Ksps時解調輸出音頻信號的奇次諧波增大，但與基波相比相差60dB以上，通過調整采用速率和最大頻偏仿真參數(shù)進一步仿真表明在FM 系統(tǒng)調制最大頻偏一定的情況下采樣速率越高調制解調失真越小，同樣在采樣率一定的情況下最大頻偏越小失真度越小。但采樣速率越高要求處理速度越高消耗的資源就越多需折中考慮。

5 結語

本文基于軟件無線電的思想和FPGA 的硬件平臺提出了一種FM 調制解調器的實現(xiàn)方案，具有性能好、消耗資源少、簡單靈活的特點，可以替代傳統(tǒng)的專用芯片，應用于一些特殊專用的標準和非標準的FM 調制解調的場合。如輸出中頻頻率較低可以不使用DDC 芯片AD9856 直接使用FPGA 進行數(shù)字上變頻進一步簡化硬件平臺降低實現(xiàn)成本。系統(tǒng)所采用的FM 的調制解調算法也可以應用到基于DSP或ARM 的硬件平臺。

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