一種RF?LDMOS內匹配電路設計方法

李賽　從密芳　李科　杜寰

摘 要： 介紹了通過測試及ADS軟件去嵌入得到RF?LDMOS管芯阻抗的方法，并通過測試結果驗證其準確性。介紹了兩種常用的內匹配電路形式及其特點，并采用其中一種通過ADS和HFSS兩款仿真軟件實現一款自主研發的45 mm 柵寬RF?LDMOS內匹配電路，說明了內匹配電路設計的一般步驟以及MOS電容和鍵合線HFSS仿真實現。測試結果表明，該匹配電路實現了預期功能，在工作頻帶內得到了較為穩定的輸入/輸出阻抗，同時1 dB壓縮點增益達到16.5 dB，功率達到48.9 dBm，器件每毫米柵寬功率密度達到1.7 W/mm。

關鍵詞： RF?LDMOS； 內匹配電路； MOS電容； 鍵合線

中圖分類號： TN710?34 文獻標識碼： A 文章編號： 1004?373X（2014）09?0134?04

0 引 言

射頻功率放大器在現代通信設備中得到很廣泛的應用，RF?LDMOS憑借其良好的熱穩定性、高增益、高線性、高耐壓、高輸出功率和相對低廉的成本成為射頻功率放大器的核心部件，其重要性不言而喻。實踐證明，通過增加管芯柵寬的方法可提高器件的功率輸出，這就使得管芯的輸入/輸出阻抗都很小，如果僅采用外匹配無法充分發揮管芯的大功率特性，甚至導致功放管振蕩而造成永久性損傷。因此，研究RF?LDMOS內匹配電路有著非常重要的現實意義。現階段主流內匹配解決方案是用MOS電容和鍵合線來完成。

本文針對一款中國科學院微電子研究所研發的RF?LDMOS，其工作頻段為1.2～1.4 GHz，為其設計了封裝內匹配電路，實現在工作頻段內ZS和ZL分別達到（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，Loadpull測試結果表明這款RF?LDMOS的[P1 dB=]48.9 dBm，[G1 dB=]16.5 dB，功率密度達到1.7 W/mm，說明本文中提及的內匹配電路設計方法行之有效，具有一定的借鑒意義。

1 內匹配電路的設計

內匹配電路的主要作用是在工作頻帶內實現功放管無條件穩定，并且是阻抗值提升達到應用要求。 對于大柵寬器件而言，直接測量管芯阻抗難度大，在這里采取間接地方法得到管芯阻抗：在片測量小柵寬管芯的[S]參數得到其阻抗值，雖然大柵寬器件阻抗值和小柵寬管芯阻抗值并不是簡單地倍數關系，但是仍然可以用并聯關系估算大柵寬管芯阻抗值，然后針對這個阻抗值，設計一個內匹配電路，通過測試和對夾具和該內匹配電路去嵌入得到管芯的[S]參數，即可求得其準確阻抗值，最后的測試結果說明這種方法是行之有效的[1]。本文針對的這款芯片估算得到的管芯[ZSZL]在1.3 GHz分別為（0.23+j*2.2） Ω和（0.58+j*3.9） Ω，然后通過前述方法得到的輸入/輸出端管芯阻抗見表1。

內匹配電路在實現阻抗轉換的同時必須提供信號通路，所以主流的單級匹配電路形式有以下兩種：

圖1所示匹配電路主要應用于輸出端匹配，在工作頻帶內[L1，][C1]以及器件輸出電容諧振實現阻抗轉換[1]，其中并聯支路中的電容是濾波電容，其容值必須足夠大，以保證工作頻帶內電感有效短路時能隔離直流分量[2?3]，但有時管殼空間受到限制，大電容不容易實現。圖2所示匹配方式并不受這樣的限制，還可以起到低通濾波器的作用，常用于輸入端匹配。本文所針對的這款RF?LDMOS輸入端就是采用這種匹配方式，因為管殼空間有限且輸出端阻抗已經達到應用要求，故輸出不作匹配。

圖1 電路形式（一）

圖2 電路形式（二）

得到管芯阻抗后，具體設計過程由以下幾步組成：

（1） 由鍵合線長度分布區間，通過HFSS仿真確定鍵合線電感值分布范圍；

（2） 結合管殼寄生電容，用ADS優化仿真得到最優電容電感值；

（3） 用HFSS仿真得到電容尺寸以及鍵合線的形狀、跨度等參數；

（4） 對比HFSS，ADS仿真結果，驗證仿真正確性；

（5） 封裝，測試，分析。

采用的鍵合線直徑為30 μm，放置管芯和電容后，鍵合線跨度從1.5～2.5 mm變化，拱高從0.3～0.6 mm變化，根數從5～30根變化，得到鍵合線的感值范圍在1.2～1.4 GHz為0.11～0.34 nH。取中心頻點1.3 GHz管芯阻抗（0.12+j*1.0） Ω匹配，ADS優化仿真得到[L1=]0.31 nH，[C3=50 pF，][L4=0.21 nH，]匹配后[ZS=]（1.04-j*5.59） Ω，其仿真原理圖及仿真結果如圖3，圖4所示，該電路在1.2～1.4 GHz的[ZS]分別為：（0.55-j*4.25）～（1.78-j*6.45） Ω。

圖3 ADS仿真原理圖

圖4 ADS仿真得到[S]參數分布

用于RF?LDMOS封裝的MOS電容由表層金屬鋁，二氧化硅介質，高摻雜硅，背面金屬鋁這幾部分組成，電容值計算公式為：

[C=εrε0Ad] （1）

其中，[εr]為電容介質的相對介電常數；[ε0]為真空絕對介電常數；[A]為電容極板面積；[d]為介質厚度。內匹配電路中的電容總是一端接地，所以其等效電路如圖5所示。其中，[L]為寄生電感；[RS]為代表損耗的寄生電阻，[C1]為金屬板對地寄生電容，其值相對[Ceff]很小，通常忽略不計，[ωSRF]為[Im[1Z1（ω）]=0]時的角頻率，計算公式見式（2）～式（4）。

[Ceff=Im[Y11（ω）]ω] （2）

[RS=Re[1Y11（ω）]] （3）

[L=1（ω2SRF×Ceff）] （4）

圖6為MOS電容的HFSS仿真模型[4]，用式（1）計算，[C=]50 pF，[A=]6 mm×0.42 mm，得到[d=]1.93 μm，然后用HFSS仿真得到的仿真電容值在0.1～3 GHz范圍內分布如圖7所示。從圖7可看出，考慮到實際MOS電容的寄生效應，用式（1）計算得到的電容值是比較準確的。

圖5 單端接地電容拓撲模型

圖6 MOS電容HFSS仿真模型

圖7 計算值50 pF電容對應HFSS仿真分布

由于金絲有寄生電阻小，電流能力大，穩定性好等特性，常被用來作為封裝內鍵合線。鍵合線另外一個作用是給匹配電路提供所需電感值，但到目前為止沒有文章提出準確的解析模型，只能通過經驗及仿真得到其感值。鍵合線拓撲模型如圖8所示，其中，[L]為有效電感，[R]為寄生串聯電阻，[C1]和[C2]為焊點對地寄生電容，公式（5）～（8）分別為[L，][C1，][C2]和[R]的計算公式。

[L=Im1（ω×Y12）] （5）

[C1=Im（Y11+Y12）ω] （6）

[C2=Im（Y22+Y21）ω] （7）

[R=real1Y21] （8）

鍵合線HFSS仿真模型[5]和相應仿真值分布如圖9，圖10所示，在小于3 GHz范圍內，其感值分布是比較平緩的。

圖8 鍵合線拓撲模型

圖9 鍵合線HFSS仿真模型

圖10 鍵合線HFSS仿真電感值

圖11為HFSS仿真圖，圖12為ADS（S（1，1），S（2，1））和HFSS（S（3，3），S（4，3））電路仿真[S]參數對比圖，從圖中可看出，兩者相當吻合，其中的誤差是HFSS模型中引入的寄生效應所致。

圖11 輸入匹配電路仿真模型

2 測試結果

按仿真得到的參數封裝，拿到封裝管后用矢量網絡分析儀測試帶夾具的管子小信號[S]參數，ADS去嵌入得到各頻點功率管阻抗值見表2，本文中設計的匹配電路在工作頻段內使阻抗值都有了較大的提升。

圖12 ADS和HFSS仿真結果對比

功率管工作在大功率時的管子阻抗和工作在小信號狀態的管子阻抗有較大偏差，所以用Loadpull系統測試得到的阻抗更準確。在1.3 GHz，Loadpull測試得到的最佳阻抗[ZS]和[ZL]分別為（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，在這個阻抗值下各個頻點的增益和輸出功率見表3。

表3 各頻點下[P1 dB]和[G1 dB]

[[f] /MHz＼&1 200＼&1 300＼&1 400＼&[P1 dB] /dBm＼&48.9＼&48.07＼&48＼&[G1 dB] /dB＼&16.5＼&19.9＼&18.4＼&]

從表中可看出，輸出功率和增益都達到了預期目標，器件可以穩定工作，這也從側面反映之前的設計是準確有效的。

3 結 語

針對45 mm柵寬RF?LDMOS管芯阻抗低的問題，為其設計了封裝內匹配電路，驗證了去嵌入提取管芯阻抗可行性以及匹配電路設計的一般方法。通過測試驗證，此內匹配設計方法實現在工作頻段內源端阻抗和負載端阻抗分別達到（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，并且功放管可以穩定工作，達到預期設計目標。在今后如果器件要求更大的柵寬，管芯阻抗會更低，可以引入螺旋電感，采用多級匹配的方式實現阻抗的有效變換。

參考文獻

[1] 陳松麟，梁世光.一種簡單的[S]參數去嵌入技術[J].微波學報，2004，20（3）：58?61.

[2] 王鋒，胡善文，張曉東，等.一種用于 RF LDMOS 功率放大器的匹配技術[J].固體電子學研究與進展，2011，31（2）：159?164.

[3] AAEN P H， PLA J A， BALANIS C A. Modeling techniques suitable for CAD?based design of internal matching networks of high?power RF/microwave transistors [J]. IEEE Transactions on Microwave Theory and Techniques， 2006， 54（7）： 3052?3059.

[4] 蘇宏，楊邦朝，任輝，等.微波LTCC內埋置電容設計與參數提取[C]//中國電子學會第十四屆電子元件學術年會論文集.西寧：中國電子學會元件分會，2006：224?228.

[5] EL?RASHID J， TAWK Y. Current distribution in high RF power transistors [D]. [S.l.]： University of G?vle， 2007.

[6] 李為玉.TR組件[S]參數自動測試軟件的設計和應用[J].現代電子技術，2012，35（13）：123?125.

[Ceff=Im[Y11（ω）]ω] （2）

[RS=Re[1Y11（ω）]] （3）

[L=1（ω2SRF×Ceff）] （4）

圖6為MOS電容的HFSS仿真模型[4]，用式（1）計算，[C=]50 pF，[A=]6 mm×0.42 mm，得到[d=]1.93 μm，然后用HFSS仿真得到的仿真電容值在0.1～3 GHz范圍內分布如圖7所示。從圖7可看出，考慮到實際MOS電容的寄生效應，用式（1）計算得到的電容值是比較準確的。

圖5 單端接地電容拓撲模型

圖6 MOS電容HFSS仿真模型

圖7 計算值50 pF電容對應HFSS仿真分布

由于金絲有寄生電阻小，電流能力大，穩定性好等特性，常被用來作為封裝內鍵合線。鍵合線另外一個作用是給匹配電路提供所需電感值，但到目前為止沒有文章提出準確的解析模型，只能通過經驗及仿真得到其感值。鍵合線拓撲模型如圖8所示，其中，[L]為有效電感，[R]為寄生串聯電阻，[C1]和[C2]為焊點對地寄生電容，公式（5）～（8）分別為[L，][C1，][C2]和[R]的計算公式。

[L=Im1（ω×Y12）] （5）

[C1=Im（Y11+Y12）ω] （6）

[C2=Im（Y22+Y21）ω] （7）

[R=real1Y21] （8）

鍵合線HFSS仿真模型[5]和相應仿真值分布如圖9，圖10所示，在小于3 GHz范圍內，其感值分布是比較平緩的。

圖8 鍵合線拓撲模型

圖9 鍵合線HFSS仿真模型

圖10 鍵合線HFSS仿真電感值

圖11為HFSS仿真圖，圖12為ADS（S（1，1），S（2，1））和HFSS（S（3，3），S（4，3））電路仿真[S]參數對比圖，從圖中可看出，兩者相當吻合，其中的誤差是HFSS模型中引入的寄生效應所致。

圖11 輸入匹配電路仿真模型

2 測試結果

按仿真得到的參數封裝，拿到封裝管后用矢量網絡分析儀測試帶夾具的管子小信號[S]參數，ADS去嵌入得到各頻點功率管阻抗值見表2，本文中設計的匹配電路在工作頻段內使阻抗值都有了較大的提升。

圖12 ADS和HFSS仿真結果對比

功率管工作在大功率時的管子阻抗和工作在小信號狀態的管子阻抗有較大偏差，所以用Loadpull系統測試得到的阻抗更準確。在1.3 GHz，Loadpull測試得到的最佳阻抗[ZS]和[ZL]分別為（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，在這個阻抗值下各個頻點的增益和輸出功率見表3。

表3 各頻點下[P1 dB]和[G1 dB]

[[f] /MHz＼&1 200＼&1 300＼&1 400＼&[P1 dB] /dBm＼&48.9＼&48.07＼&48＼&[G1 dB] /dB＼&16.5＼&19.9＼&18.4＼&]

從表中可看出，輸出功率和增益都達到了預期目標，器件可以穩定工作，這也從側面反映之前的設計是準確有效的。

3 結 語

針對45 mm柵寬RF?LDMOS管芯阻抗低的問題，為其設計了封裝內匹配電路，驗證了去嵌入提取管芯阻抗可行性以及匹配電路設計的一般方法。通過測試驗證，此內匹配設計方法實現在工作頻段內源端阻抗和負載端阻抗分別達到（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，并且功放管可以穩定工作，達到預期設計目標。在今后如果器件要求更大的柵寬，管芯阻抗會更低，可以引入螺旋電感，采用多級匹配的方式實現阻抗的有效變換。

參考文獻

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[Ceff=Im[Y11（ω）]ω] （2）

[RS=Re[1Y11（ω）]] （3）

[L=1（ω2SRF×Ceff）] （4）

圖6為MOS電容的HFSS仿真模型[4]，用式（1）計算，[C=]50 pF，[A=]6 mm×0.42 mm，得到[d=]1.93 μm，然后用HFSS仿真得到的仿真電容值在0.1～3 GHz范圍內分布如圖7所示。從圖7可看出，考慮到實際MOS電容的寄生效應，用式（1）計算得到的電容值是比較準確的。

圖5 單端接地電容拓撲模型

圖6 MOS電容HFSS仿真模型

圖7 計算值50 pF電容對應HFSS仿真分布

由于金絲有寄生電阻小，電流能力大，穩定性好等特性，常被用來作為封裝內鍵合線。鍵合線另外一個作用是給匹配電路提供所需電感值，但到目前為止沒有文章提出準確的解析模型，只能通過經驗及仿真得到其感值。鍵合線拓撲模型如圖8所示，其中，[L]為有效電感，[R]為寄生串聯電阻，[C1]和[C2]為焊點對地寄生電容，公式（5）～（8）分別為[L，][C1，][C2]和[R]的計算公式。

[L=Im1（ω×Y12）] （5）

[C1=Im（Y11+Y12）ω] （6）

[C2=Im（Y22+Y21）ω] （7）

[R=real1Y21] （8）

鍵合線HFSS仿真模型[5]和相應仿真值分布如圖9，圖10所示，在小于3 GHz范圍內，其感值分布是比較平緩的。

圖8 鍵合線拓撲模型

圖9 鍵合線HFSS仿真模型

圖10 鍵合線HFSS仿真電感值

圖11為HFSS仿真圖，圖12為ADS（S（1，1），S（2，1））和HFSS（S（3，3），S（4，3））電路仿真[S]參數對比圖，從圖中可看出，兩者相當吻合，其中的誤差是HFSS模型中引入的寄生效應所致。

圖11 輸入匹配電路仿真模型

2 測試結果

按仿真得到的參數封裝，拿到封裝管后用矢量網絡分析儀測試帶夾具的管子小信號[S]參數，ADS去嵌入得到各頻點功率管阻抗值見表2，本文中設計的匹配電路在工作頻段內使阻抗值都有了較大的提升。

圖12 ADS和HFSS仿真結果對比

功率管工作在大功率時的管子阻抗和工作在小信號狀態的管子阻抗有較大偏差，所以用Loadpull系統測試得到的阻抗更準確。在1.3 GHz，Loadpull測試得到的最佳阻抗[ZS]和[ZL]分別為（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，在這個阻抗值下各個頻點的增益和輸出功率見表3。

表3 各頻點下[P1 dB]和[G1 dB]

[[f] /MHz＼&1 200＼&1 300＼&1 400＼&[P1 dB] /dBm＼&48.9＼&48.07＼&48＼&[G1 dB] /dB＼&16.5＼&19.9＼&18.4＼&]

從表中可看出，輸出功率和增益都達到了預期目標，器件可以穩定工作，這也從側面反映之前的設計是準確有效的。

3 結 語

針對45 mm柵寬RF?LDMOS管芯阻抗低的問題，為其設計了封裝內匹配電路，驗證了去嵌入提取管芯阻抗可行性以及匹配電路設計的一般方法。通過測試驗證，此內匹配設計方法實現在工作頻段內源端阻抗和負載端阻抗分別達到（1.18-j*3.21） Ω和（2.07+j*3.06） Ω，并且功放管可以穩定工作，達到預期設計目標。在今后如果器件要求更大的柵寬，管芯阻抗會更低，可以引入螺旋電感，采用多級匹配的方式實現阻抗的有效變換。

參考文獻

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[3] AAEN P H， PLA J A， BALANIS C A. Modeling techniques suitable for CAD?based design of internal matching networks of high?power RF/microwave transistors [J]. IEEE Transactions on Microwave Theory and Techniques， 2006， 54（7）： 3052?3059.

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