基于FPGA的三分量地磁數(shù)據(jù)采集系統(tǒng)

張雷

摘 要：硬件平臺(tái)是整個(gè)FPGA的三分量地磁數(shù)據(jù)采集系統(tǒng)的核心部分，系統(tǒng)主要由磁通門傳感器、低通濾波器、AD轉(zhuǎn)換模塊、片內(nèi)數(shù)字信號(hào)處理模塊、通信模塊和電源模塊組成。

關(guān)鍵詞：硬件平臺(tái)；三分量地磁數(shù)據(jù)采集系統(tǒng)

1 系統(tǒng)性能指標(biāo)

⑴采集速率：AD采樣率為303Hz；⑵AD分辨率：AD的有效分辨率為20.8bit；⑶模擬信號(hào)幅度：-10～+10V；⑷采集通道：3路；⑸與計(jì)算機(jī)接口：RS232串口；⑹供電方式：直流5V。

2 磁通門傳感器

采用英國(guó)巴廷頓公司的三軸磁通門傳感器模塊Mag-03，全量程范圍是土100uT，可以輸出三分量的模擬電壓信號(hào)，頻帶寬度從直流到3KHz，噪聲<10pT。Mag-03有著出色的低噪音控制和溫度穩(wěn)定性，并有多種不同的封裝形式以適應(yīng)不同的使用環(huán)境。

3 低通濾波器

為了最大程度的保留有用信號(hào)，濾除高頻干擾信號(hào)，采用有源低通濾波器對(duì)信號(hào)進(jìn)行低通濾波，濾除信號(hào)中里的高頻噪聲，并最大程度的消除頻譜混疊現(xiàn)象對(duì)信號(hào)采集造成的影響。采用巴特沃斯濾波器，其幅頻響應(yīng)在通帶中具有最平幅度特性，但是通帶到阻帶衰減較慢。選擇二階有源低通濾波器電路，即n=2。運(yùn)用OP4177完成了一個(gè)二階的巴特沃斯低通濾波器，其截至頻率為3.5KHZ。

4 AD轉(zhuǎn)換電路

數(shù)據(jù)采集是將連續(xù)的模擬信號(hào)，按照一定時(shí)間間隔采樣得到離散時(shí)間信號(hào)，再經(jīng)過量化變?yōu)榱炕盘?hào)，最后編碼轉(zhuǎn)換為數(shù)字信號(hào)。本系統(tǒng)的ADC采用了AD7734。電路原理如圖所示：

部分引腳功能介紹：

SCLK： 串行時(shí)鐘輸入。將一個(gè)外部串行時(shí)鐘加于這一輸入端口，以訪問AD7734的串行數(shù)據(jù)。該串行時(shí)鐘可以是連續(xù)時(shí)鐘以連續(xù)的脈沖串傳送所有數(shù)據(jù)。反之，它也可以是非連續(xù)時(shí)鐘。

：邏輯輸出，這個(gè)輸出端上的低電平表示AD一次轉(zhuǎn)換完成數(shù)據(jù)寄存器內(nèi)的數(shù)據(jù)已更新。完成數(shù)據(jù)讀操作以后， 回到高電平。如果兩次輸出更新之間，不發(fā)生數(shù)據(jù)讀操作， 將在下一次輸出更前時(shí)間返回高電平。 處于高電平時(shí)，不能進(jìn)行讀操作，以免數(shù)據(jù)寄存器中的數(shù)據(jù)正在被更新，數(shù)據(jù)寄存器更新完成以后， 將返回低電平。

5 FPGA最小系統(tǒng)

FPGA芯片選擇了Altera公司的Cyclone II系列的EP2C8Q208C。Cyclone II系列[1]FPGA的內(nèi)核工作電壓為1.2V。本設(shè)計(jì)的電路板采用5V電壓輸入，利用LTC3614電源管理芯片降壓分別得到1.2V的內(nèi)核電壓和3.3V的IO管腳電壓。

板載50MHz有源晶振，為系統(tǒng)提供精準(zhǔn)的時(shí)鐘源。手動(dòng)復(fù)位在系統(tǒng)中用的不多，因此只設(shè)計(jì)了簡(jiǎn)單的阻容復(fù)位電路。

配置芯片選用Altera公司的串行配置芯片EPCS4SI8N，其容量為4Mbit.EP2C8Q208 FPGA芯片是SRAM結(jié)構(gòu)，帶電情況下可以將程序直接通過下載線下載到片內(nèi)運(yùn)行，但是掉電數(shù)據(jù)就丟失，所以為了掉電數(shù)據(jù)保存，需要在FPGA片外擴(kuò)展程序存儲(chǔ)器，擴(kuò)展EPCS4就是這種目的。

FPGA的配置方式主要有兩種：

AS方式：對(duì)AS配置芯片（ECPS系列）進(jìn)行編程，掉電數(shù)據(jù)不丟失；

JTAG方式：可以對(duì)FPGA、CPLD以及Altera配置芯片（EPC系列）編程，掉電數(shù)據(jù)丟失。

根據(jù)FPGA的配置特點(diǎn)，電路板上設(shè)計(jì)了AS和JTAG兩種配置接口，在開發(fā)調(diào)試時(shí)使用JTAG接口，可以節(jié)省時(shí)間，提高開發(fā)效率。在需要將程序固化時(shí)，使用AS配置方式。

6 串口電路

設(shè)計(jì)中AD轉(zhuǎn)換完成的數(shù)據(jù)經(jīng)串口發(fā)送到PC端。由于RS-232的接口電平與FPGA器件的I/0接口電平不一致，F(xiàn)PGA的標(biāo)準(zhǔn)邏輯“1”對(duì)應(yīng)2V～3.3V，輯“O”對(duì)應(yīng)0V～0.4V。而RS-232采用負(fù)邏輯方式，邏輯“1”對(duì)應(yīng)-15V～+15V，標(biāo)準(zhǔn)邏輯“0”對(duì)應(yīng)。所以需要一個(gè)電平轉(zhuǎn)換，這里我們用了最常用的轉(zhuǎn)換芯片MAX3232，這款芯片MAX3232具有二路接收器和二路驅(qū)動(dòng)器，采用專有低壓差發(fā)送器輸出級(jí)，利用雙電荷泵在3.0V至5.5V電源供電時(shí)能夠?qū)崿F(xiàn)真正的RS-232性能，器件僅需四個(gè)0.1uF的外部小尺寸電荷泵電容[2]。MAX3232確保在120kbps數(shù)據(jù)速率，同時(shí)保持RS-232輸出電平。選取FPGA的其中兩個(gè)通用I/O引腳與MAX3232對(duì)應(yīng)的引腳相連，通過其接入RS-232標(biāo)準(zhǔn)串行接口便可與PC進(jìn)行串行通信。

7 電源電路

系統(tǒng)采用5V電池供電。利用LTC3614電源管理芯片降壓分別得到1.2V的內(nèi)核電壓和3.3V的IO管腳電壓。利用LT3582電源芯片升壓得到 電壓為磁通門傳感器供電。

[參考文獻(xiàn)]

[1]Altera，Inc.FPGA_Cyclone Handbook.www.altera.com.

[2]Maxim，Inc.MAX3232 Data Sheet.www.Maxim.com.