基于FPGA的視頻編解碼系統設計

肖飛　陳立新

摘 要：結合Altera公司Cyclone II 器件中Nios II 嵌入式CPU內核開發板，進行視頻編碼、解碼的硬、軟件設計，制作成實物模塊。討論了視頻編碼、解碼原理，對FPGA、CPLD邏輯器件進行深入學習和研究，設計了一套視頻編碼解碼簡易系統。

關鍵詞：Altera Cyclone II Nios II 視頻編解碼

中圖分類號：TP274 文獻標識碼：A 文章編號：1672-3791（2014）08（a）-0025-02

Abstract：The Nios II embedded CPU core develop board based on Altera Cyclone II can apply in video encode， design of hardware and software decoding， making objects units. This paper discussed video encode and decoding principles， carrying on through analysis and exploration to FPGA， CPLD logic devices， and designing a simple system of video encode and decode.

Key Words：Altera Cyclone II；Nios II；Video CodecAltera公司是可編程邏輯解決方案的倡導者，Cyclone II FPGA以低于ASIC的成本實現了高性能和低功耗，單獨使用Cyclone II FPGA，可以把它用作數字信號處理（DSP）解決方案，實現Nios II處理器時，Cyclone？II FPGA提供高性價比嵌入式處理解決方案[1]。在Cyclone II器件中實現Nios II嵌入式CPU內核，能夠達到超過100 DMIP的性能。最大的Cyclone II器件內具有多達68，416個LE，單個器件內可以例化多個Nios II內核[2]，利用這種特性，我們設計視頻編碼、解碼系統。

1 視頻編解碼原理

常見的電視信號制式是PAL和NTSC，另外還有SECAM等。NTSC即正交平衡調幅制。PAL為逐行倒像正交平衡調幅制。PAL電視標準，每秒25幀，電視掃描線為625線，奇場在前，偶場在后，標準的數字化PAL電視標準分辨率為720×576，24比特的色彩位深，畫面的寬高比為4∶3，PAL電視標準用于中國、歐洲等國家和地區。NTSC電視標準，每秒29.97幀（簡化為30幀），電視掃描線為525線，偶場在前，奇場在后，標準的數字化NTSC電視標準分辨率為720×486，24比特的色彩位深，畫面的寬高比為4∶3。NTSC電視標準用于美、日等國家和地區。

NTSC制屬于同時制，是美國在1953年12月首先研制成功的，并以美國國家電視系統委員會（National Television System Committee）的縮寫命名。這種制式的色度信號調制特點為平衡正交調幅制，即包括了平衡調制和正交調制兩種，雖然解決了彩色電視和黑白電視廣播相互兼容的問題，但是存在相位容易失真、色彩不太穩定的缺點。NTSC制電視的供電頻率為60 Hz，場頻為每秒60場，幀頻為每秒30幀，掃描線為525行，圖像信號帶寬為6.2 MHz。

PAL制是為了克服NTSC制對相位失真的敏感性，在1962年，由前聯邦德國在綜合NTSC制的技術成就基礎上研制出來的一種改進方案。PAL是英文Phase Alteration Line的縮寫，意思是逐行倒相，也屬于同時制。它對同時傳送的兩個色差信號中的一個色差信號采用逐行倒相，另一個色差信號進行正交調制方式。這樣，如果在信號傳輸過程中發生相位失真，則會由于相鄰兩行信號的相位相反起到互相補償作用，從而有效地克服了因相位失真而起的色彩變化。因此，PAL制對相位失真不敏感，圖像色彩誤差較小，與黑白電視的兼容也好，但PAL制的編碼器和解碼器都比NTSC制的復雜，信號處理也較麻煩，接收機的造價也高。

2 系統硬件電路設計

基于上述視頻碼流原理，我們設計視頻編、解碼模塊采用視頻解碼芯片TVP5150，它是TI公司生產的一款低功耗視頻解碼芯片，可以將NTSC或PAL制式的視頻信號換成8位ITU-R BT.656格式的數字信號，并可以輸出獨立的行同步和場同步以及數據時鐘信號等。TVP5150解碼器可以把輸入的模擬視頻信號按照YCbCr4∶2∶2的格式進行轉換，同時還支持復合視頻和S端子視頻輸入。在TVP5150內部，有一個9位2倍采樣的ADC；有一個4線自適應梳狀濾波器，可以同時對亮度和色度信號進行濾波，以削弱這兩個信號之間的相互影響。

基于上述特性，該芯片在數字電視、PDA、筆記本電腦、手機、視頻錄像/播放器、手持游戲機等領域得到了廣泛地應用。圖1是其功能框圖。

視頻編、解碼模塊采用視頻編碼芯片是ADI公司生產的ADV7171，它可以將CCIR-601 4∶2∶2的8位或16位數據轉換成標準的模擬電視信號，即可以輸出PAL制式，也可以輸出NTSC制式。既可以作為從模式，接收外部的時鐘信號、行同步信號和場同步信號，也可以作為主模式，輸出時鐘、行場同步等時序信號。該芯片的工作僅需要一個27 MHz的晶振便可（如果要輸出正象素，則需要29.5MHz的時鐘）。ADV7171的配置也是通過IIC接口完成的，通過該接口，CPU可以設置其工作在不同的模式、不同的載頻方式下。對于PAL制式和NTSC制式，只需要在27 MHz的時鐘下，輸入滿足CCIR-656標準的YCbCr 4∶2∶2的數據便可。當然，除了可以輸出標準制式的視頻模擬信號外，ADV7171還可以輸出RGB信號，滿足標準的VGA顯示器顯示。在ADV7171內部有4個10位的高速DAC，可以輸出復合視頻+RGB視頻、復合視頻+YUV視頻以及兩路復合視頻+色度和亮度信號，當然，每一個DAC都可以將其設置為掉電模式，以降低芯片功耗。

基于上述特性，該芯片在高性能DVD回放系統、便攜式視頻播放器、數碼相機、數碼攝像機、電腦、機頂盒等領率得到了廣泛地應用。圖2是其功能框圖。

視頻編、解碼模塊電路原理圖3。

在視頻編、解碼模塊上，位于模塊右邊的J1接口為CLK選擇接口，用跳線來進行選擇，當跳線位于上方時，CLK為FPGA產生的時鐘信號，跳線跳到下方時為模塊27M晶體產生的時鐘信號。在模塊的左方有三個跳線用來選擇VGA輸出信號。當三個跳線放至ENCODE端時，VGA輸入的信號來自ADV7171芯片的DAC輸出信號。當三個跳線放至FPGA端時，VGA輸入信號來自FPGA。如此，視頻編、解碼模塊結合Cyclone II 器件中實現Nios II 嵌入式CPU內核的開發板，構成一套簡易視頻編碼、解碼系統。

4 系統效果結語

設計的視頻編碼、解碼系統，能夠對不同制式碼流，進行精準采集，輸入并解碼成數字信號，經過設計的編碼部分，將數字信號處理成標準的模擬電視信號，通過不同的顯示設備，將電視信號呈現出來。實物模塊證明，可以實現不同制式碼流的輸入輸出，即解碼和編碼功能，實時顯示效果好，具有較高的實用價值。

參考文獻

[1] 潘松，黃繼業.EDA技術實用教程[M].北京：科學出版社，2006.

[2] 陳榮，陳華.VHDL芯片設計[M].北京：機械工業出版社，2006.