DDS頻率源技術研究

倪婷 徐玨亮 費霞

(上海航天電子科技研究所,上海 201109)

DDS頻率源技術研究

倪婷 徐玨亮 費霞

(上海航天電子科技研究所,上海 201109)

介紹一種應用AD9854芯片產生一路中心頻率為32MHz、正斜率、時寬為16us/8us實時可變、帶寬為4MHz的線性調頻信號。

線性調頻 直接數字合成

線性調頻是一種常用的雷達信號。在現代雷達技術中，為了解決作用距離與距離分辨率之間的矛盾，廣泛采用脈沖壓縮技術，其中比較普遍地運用線性調頻脈沖壓縮技術。在雷達發射功率不變的情況下，增加時寬也就是增加發射信號能量，便于截獲和跟蹤目標。增加帶寬能夠得到高分辨率，便于識別和分辨目標。大時寬高占空比的低峰值功率發射信號還有利于降低雷達被敵方干擾機和反輻射導彈截獲的概率。

線性調頻信號產生的方法有無源法和有源法兩種。無源法的缺點是不容易實現發射波形的實時變換和實時控制。早期有源法使用壓控振蕩器產生近似的線性調頻信號，通過對控制電壓進行開環補償改善調頻線性度，但是這樣的壓控振蕩器容易受溫度變化的影響，穩定度、線性度、可靠性等性能都相當差，早已淘汰。

直接數字合成(DDS)器件是一種采用數字方法產生信號的新器件，已經在頻率合成器、鎖相環、擴頻通信等領域得到廣泛應用。其中，用DDS方法也能產生線性調頻(CHIRP)信號。

1 DDS的工作原理

直接數字合成(Direct Digital Synthesis，簡稱DDS)方法產生的線性調頻信號的技術日益受到重視并廣泛應用，DDS是目前技術最先進的實現復雜信號的方式。其原理框圖如圖1所示。

DDS的結構主要包括：相位累加器、正弦查詢表ROM、D/A轉換器和低通濾波器。圖中ROM查詢表存儲的數據為數字化正弦幅度值，一個輸出信號f0的數字化波形可以通過一個以更高頻率fr變化的相位增量的累加產生是整個DDS方案設計的指導思想。其工作原理是：在參考時鐘fr的作用下，相位累加器在每個周期內按照預先設置好的頻率控制字K進行線性累加，以得到相應的相位數據(0～2π)；把此數據作為取樣地址，以二進制碼來尋址正弦查詢表ROM表進行相位－幅度變換，輸出不同的幅度編碼；再經過D/A轉換器得到相應的階梯波，實現量化數字信號到模擬信號的轉變；最后經低通濾波器對階梯波進行平滑處理，即可得到由頻率控制字決定的連續變化的輸出正弦波。

DDS輸出信號的頻率與參考信號頻率以及頻率控制字之間的關系為：

其中，f0為DDS的輸出頻率，fr為參考時鐘頻率，N為相位累加器長度，K為頻率控制字。

相位連續性是DDS具有的最大優勢，當改變DDS輸出頻率時，是通過改變頻率控制字K實現的，實質上是改變了相位增長率，輸出信號的相位本身是連續的。圖2是DDS頻率變化過渡過程的示意圖，直觀的表明了相位連續的原理，利用這一點，很好的避免了相位信息的丟失和出現離散頻率分量，同時能夠很好的保證當雷達有多普勒頻移時回波信號的每個目標的相位連續性。

圖1 直接數字合成法原理框圖

2 DDS芯片AD9854介紹

DDS的諸多優點使它得到了非常廣泛的應用。

(1)在數字調制方面，它可以用來實現單頻、FSK、RAMPED FSK、CHIRP、BPSK等調制。(2)在雷達頻率源方面，它可以實現多點、窄步長、高相噪的點頻輸出的頻率源以及線性調頻輸出頻率源。(3)在擴頻通信方面，它可實現CDMA工作方式以及多種規律的跳頻模式。

AD9854采用先進的CMOS工藝，再加上先進的DDS技術和數字技術，使其具有如下優良的性能：(1)最高達300MHZ的工作頻率，輸出頻率范圍0～120MHz。(2)3.3工作電壓，最大耗散功能達4.2W左右。(3)優良的SFDR性能。SFDR是無雜散動態范圍，也就是常說的雜散抑制，其定義是：

3 波形發生器的功能和原理

3.1 波形發生器的功能

產生一路中心頻率為32MHz、正斜率、時寬為16us/8us實時可變、帶寬為4MHz的線性調頻信號。

圖2 DDS頻率變化過渡過程

3.2 波形發生器的原理

外部輸入80MHz的正弦信號，功分后一路倍頻放大后，產生240MHz信號作為AD9854的參考時鐘，另一路作為CPU的輸入時鐘。外部復位信號、8uS/16uS選擇信號、調制脈沖送給CPU作控制信號。當CPU工作異常時，自復位電路對CPU進行復位。CPU通過高6位地址線和8位數據線對AD9854的寄存器進行置數。

(1)起始頻率寫入FTW1(04H～09H)，04H為高位字節，09H為低位字節；

(2)頻率/時間斜率(在每個頻率駐留的時間)寫入RRC(1AH～1CH)，1AH為高位字節，1CH為低位字節；

在每個頻率駐留的時間=(N+1)×(系統時鐘周期)，N的取值為1～(220-1)，為了使在每個頻率駐留的時間盡量短，必須減小N值和提高系統時鐘頻率。

取N=1，則地址1AH～1CH內對應數據00H、00H、01H。

(3)頻率步進寫入DFW(10H～15H)，10H為高位字節，15H為低位字節，最高位為1時，線性調頻為負斜率，最高為為0時，線性調頻為正斜率；

圖3 CPLD芯片、微處理器單元與AD9854之間的信號關系

外部觸發信號和8uS/16uS選擇信號輸入到CPLD和微處理器單元，通過對CPLD芯片的編程，輸出IOUDCLK信號作為AD9854輸出線性調頻的開始和結束的寫入數據脈沖。當輸入8uS/16uS選擇信號低電平時，AD9854輸出線性調頻的時寬是8us，為高電平時，輸出線性調頻的時寬為16us。如圖3所示。同時CPLD輸出ACC2信號和INT信號輸入微處理器單元，讓微處理器單元在不同的狀態下對AD9854寫入不同的數據。

3.3 外圍電路設計

(1)由采樣定理得知DDS的輸出頻率不能大于時鐘頻率的二分之一，為了改善輸出信號頻譜純度、降低D/A轉換特性不理想的影響、降低對D/A后接帶通濾波器的要求，必須盡量提高采樣頻率，因此取DDS的時鐘頻率為240MHz。(2)微處理器單元需要寫入AD9854數據的速度較快，因此不使用普通8031系列單片機(一個指令需要12或24個時鐘周期，時鐘頻率只有12MHz～24MHz)，而使用CYGNAL系列單片機(一個指令需要1或2個時鐘周期，時鐘頻率25MHz)，完全兼容MCS-51核心。而且電源電壓和IO口電壓3.3V，可以很好地與AD9854接口兼容。(3)數模混和的電路中，由于數字部分干擾源很多，所以模擬部分易受影響。因此要注意把模擬地和數字地分開。一般的方法是用一根線來連接數字地和模擬地，而且只在一處相連，這樣就可以較好地切斷數字部分的干擾源。(4)AD9854的功耗特別大，在這里只是運用了其CHRIP的功能，為降低功耗，在設計時把不用的功能關掉來得到目的。由于AD9854使用3.3V電源，因此不使用普通線型穩壓模塊供電，而使用DC-DC模塊供電，效率比較高。同時CPLD和微處理器單元這里也選用3.3V低電壓版本。

4 結語

利用AD9854設計的線性調頻發生器具有跳頻速度快、頻率分辨率高、體積小、系統工作穩定、使用方便等優點。因此它有很強的實用價值。

[1]劉光輝,唐小宏;DDS陣列頻率源技術研究[J].電子科技大學學報,2004年04期.

[2]武劍輝.多波形頻域數字脈沖壓縮系統的研究[D].電子科技大學,2001年.

[3]美國AD公司.Synthesizers Products data book.