基于CPCI總線的數字板邊掃設計?

(中國電子科技集團公司第三十八研究所,安徽合肥230088)

0 引言

數字化雷達系統是雷達發展的主要方向之一,發射和接收數字波束形成(DBF)技術是數字化雷達的關鍵[1],利用先進的FPGA和DSP設計的實時數字多波束形成電路板,其集成度、復雜度、故障排查難度都遠遠高于常規數字電路板。隨著集成電路的發展,先進的FPGA和DSP都支持IEEE 1149.1邊界掃描設計標準[2]。邊界掃描技術是針對數字多波束形成電路板等此類復雜電路板的有效測試手段,在行業內可測性設計(DFT)[3]規范逐漸成型的情況下,該技術所具有的低廉成本和高效測試準確率等優勢,得到了更好更充分的展現。

CPCI是臺式機外圍組件互連接口規范(PCI)的改版,因為在工業應用和/或嵌入式應用中,需要更強壯的機械結構,所以產生了CPCI這種緊湊型PCI的接口規范,而且CPCI和PCI有很好的電氣兼容性,使得復雜的CPCI系統中也能使用低成本的PCI組件[4]。CPCI使用工業級的機械組件和高性能的連接頭,能夠用于復雜的系統應用,在本文探討的邊掃測試程序集(Test Project Set,TPS)設計的某數字板中,CPCI接口被用于進行系統連接和數據傳輸。

1 可測試性分析

由于需要適應大陣面的波束形成,系統某數字板上設計了兩片FPGA(EP4SGX360K)和一片DSP(TS201)處理器,用來完成收發校正、接收波束加權計算以及發射波束控制信息的計算[5]。其實物圖如圖1所示。

圖1 電路板實物圖

在信號接口上所有的PCI總線信號在CPCI板卡的連接頭處都要有一個10Ω的端接電阻[6]。端接電阻可以減小每塊板卡對PCI背板的影響,電阻設置在信號連接器引腳的15.2 mm(0.6英寸)內。由于串聯的10Ω匹配電阻在該板上通過排阻的形式,分布在接口附近,尺寸極小,很容易出現焊接故障,如圖2所示。如果出現故障則會導致計算機無法識別該插件的ID號或數據傳輸錯誤,通過邊掃測試可以有效排除排阻故障。

圖2 CPCI總線的匹配電阻

邊界掃描測試可以通過邊界掃描單元的互聯進行短路、開路的測試,簡稱為“互聯測試”。在測試TPS設計時,要仔細分析被測電路板的互聯結構,例如該板的互聯結構分析如下。

(1)FPGA與片外存儲器

每片FPGA外接兩片GS864436B-166I同步靜態存儲器,存儲器容量為9 MB,讀寫速度最大為166 MHz,119-pinBGA封裝,支持IEEE 1149.1 JTAG邊界掃描。

(2)FPGA與DSP

DSP與兩片FPGA之間通過32 bit地址、64 bit數據共享總線互連,總線數據率為60 MHz。另外,DSP與每一片FPGA之間還通過2路鏈路口方式互連,以彌補FPGA與DSP數據交換帶寬的不足,鏈路口最快可以達到480 MHz。

(3)FPGA與FPGA

為了保證兩片FPGA之間數據傳輸有足夠的帶寬,在兩片FPGA之間有8路高速接口,每路高速信號最高可達6 Gbit/s,另外還有79路LVDS接口,速度達到1.2 Gbit/s,除此之外還保留了85個TTL電平的備份總線,因此兩片FPGA之間的數據帶寬將近150 Gbit/s。

(4)時鐘管理芯片

時鐘管理芯片ispPAC-CLK5620AV-01T100I,通過FPGA控制可以在兩個輸入時鐘(外時鐘和本地晶振)之間自由切換。時鐘管理芯片有多個單端時鐘輸出管腳,內部嵌入鎖相環,通過軟件PAC-Designer可以方便地設置時鐘的分頻、倍頻、使能、相位,還可以獨立設置每個時鐘輸出的使能、終端匹配和抖動等參數。時鐘芯片單獨構成JTAG鏈路,支持邊界掃描測試。

2 邊界掃描測試設計

邊界掃描測試技術的基本思想是在靠近邊界掃描芯片(本文以FPGA為例)的輸入輸出管腳上增加一個移位寄存器單元。因為這些移位寄存器單元都分布在FPGA的邊界上(周圍),所以被稱為邊界掃描寄存器。當FPGA處于調試狀態時,這些邊界掃描寄存器可以將FPGA和外圍的輸入輸出隔離開來。通過這些邊界掃描單元,可以實現對FPGA輸入輸出信號的觀察和控制。

該板由于使用的FPGA芯片、TS201芯片和DDR2芯片均是BGA封裝,且板卡設計集成度很高,采用邊界掃描測試是較為合適的方法。通過比較,本文選擇了ASSET公司的Scanworks工具作為邊界掃描的開發工具。ASSET公司是一家專業從事邊界掃描技術開發與研究的公司,它參與了IEEE 1149.1、IEEE 1149.4、IEEE 1532、IEEE 1149.6等有關JTAG標準的制定,其開發的邊界掃描工具Scanworks在銷售市場的占有率第一,并且與摩托羅拉、諾基亞、思科、Aglient等知名公司有著長期良好的深度合作關系,如Aglient公司研制的i3070,采用針床測試的同時嵌入了Scanworks作為邊界掃描測試的工具。

邊界掃描測試設計,首先要對該板的JTAG鏈路結構進行分析。經過鏈路分析后,提取鏈路相關的邊掃器件,去掉不相干的器件,這樣板卡的系統框圖變得很清晰,如圖3所示。圖中,板卡上的兩片Altera公司的FPGA(型號為EP4SGX360NF45I3)用跳線設置為串行鏈,可以通過遠程加載口控制,1片ADI公司的DSP(TS201)單獨構成一條鏈,通過面板上的加載口進行控制。

由于邊界掃描測試速率目前最高只有40 MHz,很難匹配該板數百兆的工作頻率,因此只能用于檢測板卡的硬件焊接連接性。高速電路涉及的信號網絡在該板中占了較少的一部分。通過網絡分析,該板共有網絡791個,邊界掃描測試未能覆蓋的有222個,占比28.1%,如圖4所示。

圖4 信號網絡故障覆蓋分析

邊界掃描測試可以通過邊界掃描單元的互聯進行短路、開路的測試,也可以通過訪問存儲器,對存儲器的地址、數據總線以及內部存儲單元進行測試,簡稱為“存儲器測試”。在互聯測試時,需要對不相關的器件進行屏蔽,消除功能性的影響,這個時候就需要設計各種器件的模型,根據器件的要求給相關管腳施加“0”或“1”信號,從而起到屏蔽的效果,例如針對該板的DDR2存儲器(型號為W332M64)設計模型如下:

在測試算法上可以有很多選擇,例如全“0”、全“1”,走步“0”和走步“1”,瓦格納算法等,全“0”、全“1”算法在測試準確性上明顯不足,而走步“0”和走步“1”算法能有效排除短路、開路故障,準確度很高,但是在節點數量巨大、信號復雜的電路板上,走步算法顯得效率低下。瓦格納算法優化了測試向量的種類,在保證覆蓋率達到99%以上的情況下,所需測試向量僅為log2(2?n+1)個,其中n為信號網絡的數量。例如1 000個信號網絡只需要11個測試向量,5 000個信號網絡只需要14個測試向量,大幅提高了測試效率,是一個較好的選擇。

互聯測試已經能夠解決大部分的硬件故障,除了互聯測試之外,還進行了專門的存儲器測試,以提高故障覆蓋率。存儲器測試也需要設計相應的測試模型,仍以DDR2存儲器(型號為W332M64)為例,設計模型如下:

除了存儲器之外,FLASH也是一種專門的測試。FLASH測試時需要提供FLASH的協議,如讀寫序列、讀寫地址、ID號、單元大小等,邊界掃描測試可以對FLASH進行擦除、寫入、加密、比較等一系列操作,如圖5所示。

圖5 FLASH操作

3 效果驗證

經過邊界掃描測試設計,該板在互聯測試中短路故障覆蓋率達到72%,開路覆蓋率達到34%,除了高速部分的信號網絡外,其余部分基本都覆蓋。經過試用,該測試工程能夠在調試過程中發揮重要的作用,例如常見的小電阻虛焊、細間距芯片管腳粘連等肉眼難以發現的故障,基本都能定位并予以排除,這在一定程度上不僅挽救了這些動輒數十萬的昂貴電路板,也進一步排除了故障隱患,提升了產品可靠性。波束形成板的邊界掃描測試故障覆蓋率參考圖如圖6所示。

圖6 互聯測試故障覆蓋率

4 結束語

數字電路板的可測試性設計,尤其是對邊界掃描測試的支持很大程度上決定了該電路板的故障檢測率、可維護性和批量生產的能力。本文通過對某數字板的可測試性分析,以及對其采用的CPCI接口分析,并通過邊掃TPS的設計,驗證了其具備了良好的可測試性設計,另外也給出了該板上某具有代表性的存儲器的模型,并對板上的FLASH進行了測試開發。綜合多種測試方法,其故障覆蓋率能有效滿足實際需求,對該板的維修、批量生產和保障都有重要的意義。

[1]朱子平,呂繼榮,洪一.數字波束形成在雷達中的應用與分析[J].中國電子科學研究院學報,2006,1(3):244-247,272.

[2]張峻.利用邊界掃描測試和SVT改善基于Haswell的電腦主板的測試覆蓋率[J].國外電子測量技術,2014,33(1):17-21.

[3]朱振軍,林明,宋月麗.基于邊界掃描技術的板級測試分析[J].電子設計工程,2012,20(9):127-129,133.

[4]譚劍波,尤路,黃新,等.邊界掃描測試技術[M].北京:國防工業出版社,2013:5-10.

[5]鄔伯才,施晉生,孫龍,等.寬帶DBF SAR/MTI雷達典型工作模式設計[J].雷達科學與技術,2014,12(1):20-28.WU Bo-cai,SHI Jin-sheng,SUN Long,et al.Typical Design of Operating Mode for Wideband Digital Array SAR/MTI Radar[J].Radar Science and Technology,2014,12(1):20-28.(in Chinese)

[6]宋秀芬,李宏,周偉.基于CPCI標準的6U信號處理平臺的設計[J].中國科技信息,2014(8):137-138.