硅微波BJT集電極-發射極漏電的失效機理分析

胡順欣，李明月，蘇延芬，鄧建國

(中國電子科技集團公司第十三研究所，河北石家莊050051)

硅微波BJT集電極-發射極漏電的失效機理分析

胡順欣，李明月，蘇延芬，鄧建國

(中國電子科技集團公司第十三研究所，河北石家莊050051)

介紹了硅微波雙極晶體管中一種集電極-發射極漏電的失效模式，著重從芯片制造工藝方面研究了失效機理。建立了RIE等離子體刻蝕等效電容模型，研究了電容介質隧穿/擊穿誘發的工藝損傷和接觸孔側壁角度對PtSi的影響。結果表明：RIE干法刻蝕在接觸孔局部誘發Si損傷，接觸孔側壁角度減小導致參與合金的Pt總量增加，部分Pt沿此通道穿透發射結進入中性基區形成深能級陷阱，在高反偏集電極-發射極電壓VCE作用下進入擴展的集電結空間電荷區，增加了空間電荷區電子-空穴對的產生率和集電結反偏電流ICO，形成快速增大的集電極-發射極漏電流ICEO，導致芯片失效。

硅微波雙極晶體管；介質擊穿/隧穿；等離子體充電效應；等離子體損傷；PtSi合金

隨著裝備系統對硅微波雙極晶體管提出更高增益、更高效率、更高可靠性的要求，硅微波雙極晶體管研制中的設計線寬和結深不斷縮小，器件的功率性能和頻率性能不斷提升。但隨著器件結深的減小和中性基區的減薄，越容易出現集電極-發射極穿通或漏電現象。對于集電極-發射極穿通或漏電失效機理研究，尤其是從工藝層面進行的研究鮮有報道。本文從工藝層面對硅微波雙極晶體管芯片制造中出現的一種發射結反向擊穿電壓BVEBO和集電結反向擊穿電壓BVCBO均正常、而集電極-發射極電壓VCE漏電的失效機理進行了研究。

1 失效分析

1.1 失效現象

一種梳狀電極結構的硅npn型微波雙極晶體管芯片進行BVEBO、BVCBO、BVCEO等直流參數測試。BVEBO、BVCBO均在規定范圍內，單參數測試成品率達99%以上；芯片綜合成品率主要受BVCEO失效影響，表現為集電極-發射極電壓VCE漏電，測試曲線示意圖如圖1所示。

圖1 VCE測試曲線示意圖

圖2給出了VCE正常芯片和VCE漏電芯片的發射極接觸孔PtSi合金剖面SEM照片，基極接觸孔與發射極接觸孔現象相同。可以觀察到：在VCE正常的發射極接觸孔內PtSi歐姆接觸層厚度均勻且連續；而在VCE漏電大的發射極接觸孔內出現如圖2b所示的“PtSi異常”現象。

1.2 失效機理

圖2 發射區接觸孔PtSi合金SEM照片

圖3給出了VCE測試時的npn晶體管偏置和能帶圖，PtSi位置及Pt引入的深能級也同時繪制在圖中[1-3]。

隨著局部PtSi合金深度的增加，有效發射區厚度WE減小，同時PtSi/Si界面及其下方具有一定濃度和深度分布的深能級陷阱[2-4]逐漸接近、進入甚至穿透發射結和中性基區；隨著VCE的增大，反偏的集電結空間電荷區向中性基區逐步擴展，包含了越來越多的深能級陷，電子-空穴對的產生速率隨之加快，增大的集電結反偏漏電流ICO形成快速增加的集電極-發射極漏電流ICEO（抑ICO），導致芯片失效。

圖3 VCE測試時的npn晶體管

1.3 失效驗證

PtSi合金制備工藝模塊包含接觸孔RIE干法刻蝕工藝、直流磁控濺射Pt和退火工藝。實驗采用兩組正交條件進行：（1）濺射Pt及退火條件不變、改變接觸孔刻蝕后的介質保留厚度和側壁角；（2）刻蝕和Pt退火條件不變，改變Pt厚度。同時利用橢偏儀測量氧化層厚度，利用掃描電鏡觀測接觸孔側壁角和PtSi合金狀態。

2 實驗結果與討論

2.1 實驗結果

實驗發現，Pt濺射厚度的改變對PtSi合金狀態沒有明顯影響。表1給出了接觸孔側壁角為50°、65°、80°和接觸孔刻蝕后介質保留厚度為30 nm、60 nm、90 nm時的PtSi合金狀態。其中，d為Pt常規厚度，合金狀態以發生異常（圖2b）的接觸孔數量與總接觸孔數量的百分比來表征。由實驗結果可以看出：（1）隨著干法刻蝕后介質保留厚度從30 nm增加到90 nm，所有Pt濺射厚度和接觸孔側壁角度下的PtSi合金均趨于正常；（2）隨著接觸孔側壁角度由50°增加到80°以上，所有Pt濺射厚度和干法刻蝕SiO2保留厚度下的PtSi合金均趨于正常；（3）隨著Pt濺射厚度的減小，厚介質保留厚度和大側壁角條件下的PtSi合金均趨于正常。

2.2 討論

從實驗結果可以看出，PtSi合金的好壞與接觸孔硅表面狀態有關，干法刻蝕后硅接觸孔界面缺陷是導致PtSi合金異常的主要原因。

2.2.1 RIE干法刻蝕工藝

干法刻蝕工藝的采用會引入等離子體輻照損傷、物理損傷等工藝缺陷[5]。對于芯片表面覆蓋有一層導電薄膜的多晶硅柵刻蝕，人們進行了大量天線效應、等離子充電效應損傷研究[6-9]。對于芯片表面為絕緣層的干法刻蝕損傷研究較少，并且集中在直接刻蝕到硅界面的研究。Ming Yang對干法刻蝕接觸孔到硅界面的損傷機理進行了研究，指出直接刻蝕至Si界面時氧化層刻蝕副產物中的O+會導致結漏電、接觸電阻增大[10]。對于在未刻蝕到硅界面前，除了等離子體輻照損傷[11]外，本文認為還存在一種“電容介質”隧穿/擊穿誘發Si損傷。圖4a給出了RIE刻蝕系統結構和等離子體-下電極等效電容模型示意圖，圖4b給出了刻蝕系統上、下電極和等離子體之間的電勢分布示意圖，圖4c給出了接觸孔刻蝕過程中接觸孔形貌及介質厚度變化示意圖。

表1 實驗結果

由于刻蝕過程中等離子體與陰極之間電勢差V2的存在，芯片附近自然形成一個以等離子體和下電極為兩極、等離子陰極鞘層和芯片表面SiO2為介質的串聯等效電容。接觸孔刻蝕前的芯片表面介質高低起伏，接觸孔底部SiO2層是表面介質最薄區如圖4c所示。由于RIE刻蝕SiO2過程中的溝槽刻蝕效應[12]，接觸孔底部兩側成為介質最薄區，等效電容會在高電壓V2作用下發生Fowler-Nordheim隧穿或擊穿[12]，并在硅表面形成毛細放電通道。隨著刻蝕進程深入，SiO2不斷損失，薄弱點/擊穿點會持續向接觸孔兩側擴展（圖4c）。同時SiO2的減薄，電場不斷增強，導致介質擊穿/隧穿的損傷愈發嚴重。在刻蝕到介質保留厚度終止時，形成中間輕微、兩側嚴重的放電損傷區。

2.2.2 Pt濺射及退火工藝

圖4 RIE刻蝕系統示意圖

直流磁控濺射是物理淀積系統的一種，其濺射厚度遵循接收角理論[12]，即系統平面中任意角度濺射速率均相等，芯片表面任意一點的薄膜濺射厚度與平面的濺射厚度之比等于其所在點的接收角度與平面角度(180°)之比。圖5給出了濺射過程中Pt成為連續膜前（圖5a）、后（圖5b）的接觸孔內外Pt分布、接觸孔側壁角和接收角。根據接收角理論，平面處的接收角度明顯比臺階處的大，并且在接觸孔底部邊緣有最小接收角，因而平面處的Pt會快于接觸孔側壁上的Pt從顆粒變成連續膜。

高溫下Pt會向Si晶格中擴散，形成替位式和間隙式雜質存在并引入深能級陷阱[2-4]。當接觸孔底部Si表面存在損傷通道時，Pt會沿著通道優先擴散，在參與合金的Pt總量（即PtSi總體積）一定時，減小有效擴散面就會導致局部PtSi厚度增加。此外Pt的來源除了接觸孔底部，還有接觸孔側壁甚至孔外平面。接觸孔底部寬度一定時，隨著接觸孔側壁角度的增加和Pt濺射厚度的減薄，參與合金的Pt總量在減少，PtSi厚度隨之減小。

圖5 濺射過程中Pt膜的變化

3 結論

介紹了硅微波晶體管芯片制造工藝中一種集電極-發射極漏電的失效現象，從工藝層面分析了芯片失效機理：Si表面在接觸孔刻蝕等效電容介質隧穿/擊穿作用下形成損傷通道，減小了Pt合金面積；接觸孔側壁角度減小導致參與合金的Pt總量增加；Pt在退火溫度下沿此通道快速擴散進Si形成PtSi，同時部分Pt穿透發射結進入中性基區并引入深能級陷阱；陷阱在持續提高的反偏集電極-發射極電壓VCE作用下被包進不斷擴展的集電結空間電荷區，增加了空間電荷區電子-空穴對的產生率，集電極-發射極漏電流ICEO隨集電結反偏電流ICO快速增大，導致芯片失效。通過增加接觸孔側壁角度和接觸孔刻蝕后介質保留厚度，避免了由于PtSi合金異常導致的集電極-發射極漏電失效。

[1] S M Sze，KWOK K NG.Physics of Semiconductor Devices(Third Edition)[M].Hoboken，New Jersey：JohnWiely&Sons Inc.，2007.

[2] 丁孫安，許振嘉.Pt/Si界面反應與肖特基勢壘形成的研究[J].紅外與毫米波學報，1993，12(5)：389-391.

[3] 丁孫安，許振嘉.(Pt及其硅化物)/硅界面的深能級研究[J].半導體學報，1994，15(3)：149-155.

[4] RAND M J，ROBERTS J F.Observations on the formation and etching of platinum silicide[J].Appl.Phys. Lett.，1974，24(2)：49-52.

[5] STEPHEN A C，著，曾瑩，嚴利人，王繼民，等譯.微電子制造科學原理與工程技術（第二版）[M].北京：電子工業出版社，2003.281-282.

[6] WATANABE T，YOSHIDA Y.Dielectric Breakdown of Gate Insulator due to Reactive Etching[J].Solid State Technology，1984，26(4)：263.

[7] FANG S，MCVITTIE J.Thin-Oxide Damage from Gate Charging During Plasma Processing[J].IEEE Electron Devices Lett.，1992，13(5)：288.

[8] GABRIEL C，MCVITTIE J.How Plasma Etching Damages Thin Gate Oxides[J].Solid State Technol.，1992，34(6)：81.

[9] CHEUNG K P，CHANG C P.Plasma-charging damage：A physical model[J].Journal of Applied Physics，1994，75(9)：4415-4426.

[10]YANG M.Plasma damage and contact resistance[C]. Proceedings of5th InternationalConference on Solid-State and Integrated Circuit Technology.Beijing，China，1998：94-97.

[11]WU W，MCLARTY P K.Reactive ion etching induced damage with gas mixtures CHF3/O2 and SF6/O2[J].J. Vac.Sci.Technol.，1995，13(1)：67-72.

[12]JAMES D P，MICHAEL D D，PETER B G.Silicon VLSI Technology：Fundamentals，Practice and Modeling[M].北京：電子工業出版社，2003.539-554，621-637.

[13]伍過玨，著，李秋俊，馮世娟，徐世六，等譯.半導體器件完全指南（第二版）[M].北京：科學出版社，2009. 596-598.

Study on the Failure Mechanism of Collector-Emitter Leakage in Silicon Microwave Bipolar Transistor

HU Shunxin，LI Mingyue，SU Yanfen，DENG Jianguo

(The 13thResearch Institute of CETC，Shijiazhuang 050051，China)

The failure model of the collector-emitter leakage in the silicon microwave bipolar transistor was introduced.The failure mechanism was studied base on the manufacture process.The equivalent capacitor model in RIE etch system was built，the influences of the contact sidewall angle and the plasma damage from the capacitor dielectric breakdown or tunneling to the PtSi alloy were researched. The results show that the partial increased total Pt by decreasing the contact sidewall angle，diffused into the base，the traps which could increase the electron-hole generation rate and reverse currentICOin collector-base junction depletion region were formed，and the collector-emitter currentICEOwas quickly increase with the collector-base junction currentICO.

Silicon microwave bipolar transistor；Dielectric breakdown or tunneling；Plasma charging effect；Plasma damage；PtSi alloy

TN305；TN405

：A

：1004-4507(2015)07-0018-05

胡順欣(1979-)，男，山東臨沂人，碩士，工程師，研究方向為微波功率器件芯片制造及失效分析。

2015-06-26